JPH0744423B2 - エコーキャンセラ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置に利用する。本発明は、音声信号、光
信号、その他パターンを構成する信号のエコーキャンセ
ラに関する。

〔概要〕

本発明はパターンを構成するディジタル信号に通信路で
生じるエコーを抑圧する装置において、 入力された信号パターンを一時記憶する入力記憶回路か
ら１セル毎に１本のアドレス信号線により複数の記憶素
子のアドレスを指定して複数の部分推定値を読出し、こ
の複数の部分推定値および実際の応答信号を演算して得
た共通値にしたがって記憶素子の記憶内容を更新するこ
とにより、 推定値を記憶するための記憶容量を削減し、しかも演算
処理を高速化するものである。

〔従来の技術〕

電子認識プロセスは、例えば光パターン認識、光文字認
識、音声認識等の、多くの技術分野で利用できる。パタ
ーン認識装置としては、入力されたパターンが所定のパ
ターンと一致するか否かを判断し、これをラベルを含む
値として出力するものがよく知られている。このような
パターン認識装置の他に、入力されたパターンを認識
し、このパターンに対する応答値を推定して出力する認
識装置が考えられる。このような認識装置は、従来はパ
ターン認識の技術として考慮されていなかったエコーキ
ャンセラや、信号フィルタリング回路に利用できる。

このような認識装置は、入力信号のパターンを認識し、
この入力信号に対する応答信号の推定値を出力する。し
たがって、この認識装置は特にエコーキャンセラに適し
ている。以下にエコーキャンセラに認識装置を用いる例
について説明する。

エコーキャンセラは、電話回路から局が受信したエコー
を削減するために用いられる。このエコーは、同じ局に
より回路中に伝達された信号から発生する。エコーは、
例えば、四線二線ハイブリッド結合器でのわずかな不整
合や、離れた局の送受話器における音響帰還等の、種々
の原因により生じる。通常はこのようなエコーが問題に
なることはないが、国際通話の場合には、エコーの減衰
に数十ミリ秒以上もかかるため耳障りとなる。二方向動
作を維持するために、エコーキャンセラは、どのような
帰還パスにも応答できなければならない。帰還パスまた
はハイブリッド結合器が異なるとその特性が異なる。こ
のようなすべての異なる特性の回路に対して動作するた
めには、エコーキャンセラは適応的でなければならな
い。

従来、３種類の適応エコーキャンセラ（またはフィル
タ）が公知である。第一のタイプは、FIR（有限インパ
ルス応答）キャンセラであり、入力信号を信号線のイン
パルス応答と重ね合わせ、瞬間的なエコーを除去する。

第二のタイプは、記憶素子に入力信号パターンに対する
応答信号の推定値を記憶し、シフトレジスタが記憶した
入力信号の履歴により上記記憶素子のアドレスを指定し
て推定値を得るエコーキャンセラである。入力信号の履
歴パターンが記憶素子のアドレスと対応付けられ、この
アドレスにそれぞれの信号履歴に対するエコー応答信号
の推定値を記憶する。

第三のタイプは、入力信号のワードを構成するビット数
のステージが多段接続されたシフトレジスタを用い、そ
れぞれのステージ毎にRAMを設け、ステージ毎にそのビ
ットパターンでRAMのアドレスを指定するエコーキャン
セラである。RAMのアドレスに記憶された内容を容易に
更新できる。

ここで、第二のタイプのエコーキャンセラについて説明
しておく。

第４図は、従来例の第二のタイプのエコーキャンセラの
ブロック構成図である。入力信号１は、ハイブリッド結
合器２と、240×８ビットのシフトレジスタ３とに供給
される。シフトレジスタ３には、ワード単位の信号シー
ケンスが入力される。シフトレジスタ３は1920個の記憶
セルで構成され、各記憶セルが「０」または「１」を記
憶する。これらの記憶セルは、RAM4のアドレス線に接続
される。RAM4は、シフトレジスタ３に入力可能な信号ビ
ットパターンに対するエコー推定値を記憶するために、
2¹⁹²⁰個のアドレスを備える。このような大容量のRAMを
構成することが可能であれば、RAM4の各アドレスにエコ
ー推定を記憶させ、シフトレジスタ３に接続されたアド
レス線により、信号パターンに対応する推定値５を読み
出す。さらに、入力信号１に対応するエコー推定値５
を、ハイブリッド結合器２から受け取った実際の応答信
号６から減算器７により減算し、残留エコー信号８を得
る。この残留エコー信号８を更新値として、推定値５が
記憶されていたアドレスに供給する。これにより、実際
に同じ信号が再び現れたときには、正しいエコー推定値
が読み出される。

〔発明が解決しようとする問題点〕

しかし、上記の第一のエコーキャンセラを使用する場合
には、英国においては最大エコー遅延は約32msであり、
入力信号の相対的な履歴を8kHzの標本化速度で蓄えてエ
コーを推定するために、256タップのシフトレジスタを
用いる必要がある。さらに、エコーを推定して応答信号
を更新するために、エコーキャンセラは、標本周期125
μｓの間に512回の乗算と512回の加算を行う必要があ
る。これを実現するには、高速演算素子および高速記憶
素子を必要とし、高価になる欠点がある。

また、第二のエコーキャンセラは、入力信号が１ワード
８ビット構成のディジタル信号で、この信号履歴を240
タップシフトレジスタに蓄えるとすると、上述の要求に
より、一つのシフトレジスタが1920個の記憶セルで構成
される。入力パターンに対応してエコーの推定値を記憶
するためには、RAMのアドレスは2¹⁹²⁰個のアドレスが必
要であり、しかも、一つのアドレスあたり８ビットのデ
ータを記憶する。このような記憶容量は実現不可能であ
り、現実のこのタイプのエコーキャンセラは、非常に小
さいシフトレジスタを用いることしかできない。このよ
うなエコーキャンセラは、乗算または加算を必要とせ
ず、それぞれの入力信号で異なるアドレスにアクセスす
るので、帰還パス内の多数の非線形性を相殺することが
できる。しかし、このようなエコーキャンセラの適応時
間は長く、記憶容量の制限により、伝送される信号のシ
ンボル数が少なく、エコーパスが短い場合にのみ使用で
きる。したがって、このようなエコーキャンセラは音声
信号の送受信には適さない。

さらに、第三のタイプのエコーキャンセラは、一時的な
非線形性に依存する強度の相殺のためにしか用いること
ができない。

本発明は、以上の問題点を解決し、少ない記憶量で入力
信号に対する応答信号を推定し、しかも実際の応答信号
との差を高速で修正することのできるエコーキャンセラ
を提供することを目的とする。

〔問題点を解決するための手段〕

本発明のエコーキャンセラは、光パターンまたは音声パ
ターンを認識する適応認識装置において、認識しようと
するパターンが入力され、そのパターンの個々の要素を
表すデータをその要素に対応する位置に蓄える複数ビッ
ト入力複数段構成の入力記憶回路と、それぞれ唯１本の
アドレス線によりアドレス指定され、そのアドレス指定
された記憶位置にそれぞれ少なくとも１ビットのワード
を蓄える複数の記憶素子とを備え、入力記憶回路の記憶
内容により記憶素子を各々指定できるように、アドレス
線がそれぞれ入力記憶回路の対応する記憶位置に接続さ
れ、入力記憶回路の記憶内容によりアドレス指定された
記憶位置の内容に対してひとつの共通値を求める手段
と、認識しようとするパターンに関連する値が入力さ
れ、この関連する値と共通値とを演算して演算値を求め
る演算手段と、この演算値に基づいてアドレス指定され
た記憶位置の内容を更新する更新手段とを備えたことを
特徴とする。

複数の記憶素子にはそれぞれひとつまたは二つの記憶位
置が設けられる。

入力記憶回路のひとつの記憶位置に複数のアドレス線を
接続することもできる。

認識モードまたは更新モードのいずれかをあらかじめ定
められたシーケンスにより選択し、認識モードには演算
値を出力とし、更新モードには記憶素子の内容を更新す
ることができる。

入力記憶回路は認識しようとする信号パターンを形成す
るデータが入力されるシフトレジスタを含み、複数の記
憶素子には、入力記憶回路内の位置と独立に信号パター
ンを順番に認識できるように、シフトレジスタに記憶さ
れたパターンの複数の位置に関連して指定されるアドレ
スに、そのパターンと等価の値を記憶する構成とするこ
ともできる。

〔作用〕

本発明のエコーキャンセラは、大容量のRAMを用いる必
要がない。この適応認識装置は、例えば適応エコーキャ
ンセラとして利用できる。入力記憶回路としてはシフト
レジスタを用い、このシフトレジスタにディジタルデー
タを供給することが望ましい。記憶素子としてはランダ
ムアクセスメモリ（RAM）が望ましい。各記憶素子から
読み出した値、すなわち部分推定値を何らかの計算によ
り一つの値すなわち共通値とし、この共通値を直接また
は間接に入力信号に対する応答信号を推定するために用
いる。本装置をエコーキャンセラに用いる場合には、エ
コーを推定することができる。

記憶素子あたりのアドレス線の本数は、本発明では一本
であり、アドレス数（記憶容量）を非常に削減でき、装
置の初期同期を確立するまでの時間すなわちトレーニン
グ時間が短い。ここで、記憶素子あたりのアドレス数が
一つの場合には入力信号パターンの非線形性を完全には
モデル化できず、記憶素子あたりのアドレス数が二つで
も、非線形性のモデル化の容量が制限される。しかし、
記憶素子あたり一つまたは二つのアドレスを使用するこ
とは速度の点で有利であり、経済的な記憶素子を構成で
きる。

上記の共通値を求める方法として種々の計算方式が考え
られるが、望ましくは、複数の記憶素子から読み出した
すべての部分推定値を合計するものである。加算以外の
計算でも共通値を導くことができるが、この場合には、
更新手段との関係で、本装置を確実に正しく適応化でき
るようにする。部分推定を合計する場合には、入力信号
のデータパターンおよびこれに対する応答出力を認識す
るうえで非常に優れている。例えば、エコーキャンセラ
に用いる場合には、エコーパスが変化することにより生
じるような入力信号と応答信号との関係を高速で適応さ
せることができる。本装置はまた、入力記憶回路でパタ
ーンを構成することができるディジタル信号であれば、
入力信号が数値データ、映像、音響または他のパターン
またはこれらの混合したものであっても実施できる。

各記憶素子の記憶内容を更新するために、部分推定値の
平均値を推定値とし、実際の応答信号からこれに対応す
る推定値を差し引いて修正値を求め、この修正値をその
まま更新値として各記憶素子のそれぞれのアドレスに供
給することが望ましい。また、修正値を、応答信号から
部分推定値の総和を差し引いて得ることができる。この
場合には、この修正値を記憶素子数で割った更新値を各
記憶素子のそれぞれのアドレスに供給する。

どちらの場合でも記憶素子に更新値を供給できる。前者
の場合には、各記憶素子の記憶している部分推定値は別
々の値である。これに対して後者の場合は、加算に要求
される真の部分推定であるが、更新手段に供給されるま
では正規化または平均されていない。したがって後者の
場合には、更新値として用いる前に修正値を正規化する
必要がある。

記憶素子がそれぞれ一つまたは二つのアドレスを含む。
このアドレスをそれぞれ単一のアドレス線に送出される
ビット情報で指定できる。記憶素子あたり一つのアドレ
スしか含まない場合には、装置の適応時間が非常に速
い。記憶素子あたり二つのアドレスを含む場合には、適
応速度が犠牲となるが、非線形性をモデル化する可能性
が増大する。

本発明の装置は、入力記憶回路を構成するシフトレジス
タの信号パターンに対応して、記憶素子のアドレスに等
価な値を書き込むことにより、シフトレジスタ内のパタ
ーン位置と独立に、特定の入力パターンを認識すること
ができる。

本適応認識装置をエコーキャンセラに利用して、送受信
装置に使用することができる。この場合には、送信機出
力を適応認識装置の入力とし、受信機の出力を応答信号
とする。受信機の信号は送信機出力のエコーを含み、本
装置は送信した信号から生じた受信応答信号を部分的に
キャンセルすることができる。

本発明の装置を入力信号をそのまま応答信号として用
い、記憶素子の内容の更新を中断できるようにする。こ
れにより、自動トレーニング手段を有するディジタルフ
ィルタまたは波形認識装置に利用することができる。本
装置をこのように使用する場合には、適当な信号パター
ンを入力信号として、特定の入力信号パターンを認識で
きるようにトレーニングすることもできる。更新が中断
された後には、修正値出力は、入力信号からトレーニン
グ信号を差し引いた値となる。

〔実施例〕

第１図は本発明第一実施例適応認識装置のブロック構成
図である。

この適応認識装置は、エコーキャンセラとして用いるこ
とができるが、これに限定されるものではなく、他の分
野でも利用できる。入力信号10はＭビット並列データで
あり、Ｍビット入力Ｎ段構成の入力記憶回路12に供給さ
れる。ただし、Ｍ、Ｎは２以上の整数である。入力記憶
回路12はシフトレジスタで構成することが望ましい。デ
ータを供給する方法は信号源とこの装置との関係に依存
するが、これは重要ではない。入力データの各ビット
は、到来順にこの入力記憶回路12を構成する記憶セルに
それぞれ記憶される。場合によっては、入力信号を信号
線14から分岐させて入力記憶回路12に供給するのではな
く、信号線14の途中に入力記憶回路12を設けて、この入
力記憶回路12に入力信号を通過させてもよい。

アドレス線16が入力記憶回路12の個々の記憶セルに接続
される。これらのアドレス線16の各々は、特定の記憶セ
ルの内容を見地し、それぞれRAM18に対するアドレスを
指定する（図面では、複数のアドレス線16およびRAM18
のうち一部だけ示した）。１個のRAM18については１本
のアドレス線のみが接続されている。

入力記憶回路12の各記憶セルとアドレス線16との接続
は、この装置の使用方法に適するようにあらかじめ定め
られたパターンに従って接続してもよく、第１図に示す
ようにランダムに接続してもよい。どのアドレス線を接
続しても、各々の記憶セルは同等である。アドレス線16
の本数およびRAM18の個数（これらは同一の値である
が）は任意である。典型的には記憶セルの個数と同じに
するが、これより多くても少なくても同様に本発明を実
施できる。

各アドレス線16は、入力記憶回路12の各アドレス線16が
接続されている記憶セルの内容によって「１」または
「０」になる。この「１」または「０」に対応して、そ
のアドレス線16に接続されているRAM18の二つのアドレ
スのいずれかを指定する。RAM18のそれぞれのアドレス
の記憶内容は、入力記憶回路12の内容すなわち入力信号
に対する応答の推定値の部分を示す部分推定値となる。

これらの部分推定値に基づいて、計算回路22が共通値を
計算する。この共通値を部分推定値から導く方法として
は種々の方法があるが、ここでは部分推定値を全部加算
して平均値を求める例について説明する。計算回路23
は、共通値から得られた総推定値26と、入力信号10に対
する応答信号24とに基づいて、修正値28を計算する。こ
のとき、更新手段（図示せず）は更新値30をそれぞれの
RAM18の読み出した例のアドレスに供給し、そのアドレ
スにあった値に加算する。これにより、同じデータが入
力記憶回路12に存在する間に、実質的に修正された総推
定値26を得ることができる。応答信号24が、入力信号10
とRAM18が出力した部分推定値20とにより予想される値
と異なる場合には、更新手段が上述のように部分推定値
20を修正する。これにより応答信号24の入力信号10に対
する依存性を変化させ最適化することができる。更新手
段で更新値30を計算する方法は、計算回路22が共通値を
導く方法に関連して適当な方法を用い、この適応認識装
置を目的に合わせて正しく適応させなければならない。

すなわち、総推定値26を得るために、部分推定値20が計
算回路22で加算し、この総和を計算回路23で応答信号24
から差し引く。計算回路23の減算により修正値28を求
め、これを更新値30として部分推定値を出力したRAM18
のアドレス位置に供給する。それぞれのRAM18から読み
出したワードをすべて加算しているので、総推定値26ま
たは修正値28をRAM18の総数で割らなければならない。
更新のために、更新値を各々のアドレス位置の記憶内容
に加算する。更新値を導くための他の手段として、例え
ば、誤差の部分をRAM18に返すとか、符号ビットだけを
返す等の方法を用いることもできる。ただしこの場合の
適応速度は遅くなる。

本実施例の適応認識装置の使用例として、信号線14を直
接または間接に応答信号24の入力に接続することができ
る。本装置は、入力信号10が入力されるとこの信号を学
習して認識し、入力信号10に対応して応答信号24と等し
いまたはほぼ等しい総推定値26を返す。この結果、入力
信号10と応答信号24との関係の変化が、本装置の適応特
性により調節される。さらに、装置の故障、例えば一個
のRAM18が故障しても、更新時に、他のRAM18が故障によ
る誤差を相殺するように自動的に調節される。

トレーニング後にRAM18の更新を中断すると、本装置
を、トレーニングした信号だけを認識する装置として使
用できる。トレーニングに用いた信号パターンと異なる
すべての入力信号10に対して総推定値26を「０」にする
場合には、上記信号パターンを含む入力信号10に対し
て、修正値28は受信する応答信号24の成分だけになる。
したがって本装置を、トレーニング可能なフィルタまた
は入力信号パターン検出器として使用できる。

本実施例装置はまた、乗算を必要としない利点がある。
これをエコーキャンセラとして用いる場合には、多数の
計算を実行するFIRキャンセラに比較して明確な利点が
ある。

本実施例装置はまた、各々のRAMが記憶する応答信号に
対する部分推定値を複数のビットで記憶している。

このように、２個のアドレスだけで構成されるRAMを使
用することにより、従来例装置に比較して必要となる記
憶容量を削減することができる。

さらに、アドレスを各RAM18についてそれぞれ１個にす
ることもできる。この場合にはアドレス線16の「１」ま
たは「０」の一方についてのみ出力を送出し、他方につ
いては出力を送出しない構成とする。

このように、それぞれのRAM18は一つまたは二つのアド
レスを含んでいる。したがって、入力記憶回路12の記憶
セルの個数は従来例と同一であるが、RAM18の必要な記
憶容量を従来例に比較して大幅に削減できる。例えば、
第１図に示したような128個の記憶セルを含む入力記憶
回路12を、第４図に示した従来例に用いる場合には、2
¹²⁸個のアドレスを有するRAMが必要となる。本実施例で
は複数のRAM18を必要とするが、それぞれのRAM18に必要
なアドレスの個数は2¹個であり、全体としての記憶容量
を大幅に削減できる。

第２図および第３図は、上記実施例を、線形に符号化さ
れた入力信号を用いるエコーキャンセラとして利用する
場合の実施例ブロック構成図である。

第２図において、送信信号76をアナログ・ディジタル変
換回路（A/D）によりディジタル信号とし、本発明のエ
コーキャンセラに入力する。このエコーキャンセラの構
成は第１図に示す実施例回路と同等である。ただし、こ
の第２図の例では推定値計算手段の出力を用いて受信信
号74のエコーを除去するエコー除去手段68はアナログ回
路であり、推定値計算手段の出力をディジタル・アナロ
グ変換回路（D/A）でアナログ信号としてからエコー除
去を行うとともに、このエコー除去手段68の出力を用い
て上記複数の記憶素子のそれぞれの読み出されたアドレ
スの内容を更新する更新手段にはアナログ・ディジタル
変換回路（A/D）を用いて再びディジタル信号としてエ
コーキャンセラに与えるように構成されている。

第３図の例では、ディジタル減算器70により減算を行っ
ている。すなわち受信信号74はアナログ信号であるが、
これをアナログ・ディジタル変換回路（A/D）によりデ
ィジタル信号に変換してからディジタル回路であるエコ
ー除去手段70により除去処理を実行して、ディジタル・
アナログ変換回路（D/A）により再びアナログ信号とし
て受信出力72とする。

第２図および第３図のいずれの場合でも、修正値がエコ
ーキャンセラされた信号72となり、エコーが応答信号74
となり、送信された信号が入力信号76となる。第２図の
構成ではある状況により更新に遅延が生じるので、第３
図の構成が望ましい。

第１図に示す実施例装置を入力信号14をそのまま応答信
号あるいは出力信号として用い、記憶素子18の内容の更
新を中断できるようにする。これにより、自動トレーニ
ング手段を有するディジタルフィルタとして利用するこ
とができる。本装置をこのように使用する場合には、適
当な信号パターンを入力信号として、特定の入力信号パ
ターンを認識できるようにトレーニングすることもでき
る。更新が中断された後には、修正値出力は、入力信号
からトレーニング信号を差し引いた値となる。

〔発明の効果〕

以上説明したように、本発明のエコーキャンセラは、入
力信号に対する応答信号の推定値を得る装置であり、本
発明の装置は従来知られた構成に比べてそのハードウエ
ア構成が著しく簡単化され、記憶素子の数あるいは記憶
容量を飛躍的に小さくすることができる。さらに、記憶
素子での信号変換処理が単純化されるから、演算を高速
に実行することができる。本発明は、各種信号パターン
の認識に用いることができるほか、エコーキャンセラお
よびディジタルフィルタに用いて効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例適応認識装置のブロック構成
図。 第２図は本発明実施例エコーキャンセラの構成を示す
図。 第３図は本発明実施例エコーキャンセラの構成を示す
図。 第４図は従来例適応認識装置のブロック構成図。 10……入力信号、12……入力記憶回路、14……送信信
号、16……アドレス線、18……記憶素子、22……加算回
路、23……減算回路、24……応答信号、26……推定値出
力、28……修正出力、30……更新手段の入力。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 3/03 Ｚ 9199−5Ｋ (56)参考文献 特開 昭58−223928（ＪＰ，Ａ) 欧州特許公開98000（ＥＰ，Ａ) 英国特許出願公開2095067（ＧＢ，Ａ)

Claims (5)

【特許請求の範囲】
1. 【請求項１】光または音声もしくはその他パターンを構
   成するディジタル信号が入力され、そのパターンの個々
   の要素を表すデータをその要素に対応する位置に蓄える
   複数ビット並列入力複数段構成のシフトレジスタよりな
   る入力記憶回路（12）と、 それぞれ唯１本のアドレス線（16）によりアドレス指定
   され、そのアドレス指定された記憶位置にそれぞれ少な
   くとも１ビットのワードを蓄える複数の記憶素子（18）
   と を備え、 上記入力記憶回路の記憶内容により上記記憶素子の記憶
   状態を各々指定できるように、上記アドレス線がそれぞ
   れ上記入力記憶回路の対応する記憶位置に接続され、 上記入力記憶回路の記憶内容によりアドレス指定された
   複数の記憶素子の記憶位置の内容に対してひとつの共通
   値（26）を求める手段（22）と、 上記入力パターンに関連するエコーを含む信号（24）が
   入力され、このエコーを含む信号と上記共通値との差を
   演算して演算値（28）を求める演算手段（23）と、 この演算値に基づいて上記複数の各記憶素子のアドレス
   指定された記憶位置の内容を更新する更新手段と を備えた ことを特徴とするエコーキャンセラ。
2. 【請求項２】上記複数の記憶素子にはそれぞれひとつの
   記憶位置が設けられた特許請求の範囲第（１）項に記載
   のエコーキャンセラ。
3. 【請求項３】上記複数の記憶素子にはそれぞれ二つの記
   憶位置が設けられた特許請求の範囲第（１）項に記載の
   エコーキャンセラ。
4. 【請求項４】上記入力記憶回路のひとつの記憶位置に複
   数のアドレス線が接続された特許請求の範囲第（１）項
   に記載のエコーキャンセラ。
5. 【請求項５】上記更新手段は、認識モードまたは更新モ
   ードのいずれかをあらかじめ定められたシーケンスによ
   り選択し、上記認識モードでは演算値を出力とし、上記
   更新モードでは上記記憶素子の内容を更新する構成であ
   る特許請求の範囲第（１）項ないし第（４）項のいずれ
   かに記載のエコーキャンセラ。