JPS59211133A - 映像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は図形モードにおける映像スクリーン表示装置へ
図形を表示させるシステムに関するものであって、あら
かじめランダムアクセスメモリあるいはページメモリ中
で構成された画像に対する２進化データに基づいて点毎
に、またライン毎にフレーム走査を行うことによって図
形を表示させるシステムに関するものである。

そのようなシステムは一般的に、一部分がページメモリ
になった橡合メモリ、メモリを制御する中央処理装置（
ＣＰＵ）　、表示要素本体、表示すべきデータの入力周
辺装置、特定のＩ［！ｊｌ像処理機能を実行し、各種の
周辺機器の処理速度を中央処理装置のそれと整合させる
ための映像プロセッサ、を含んでいる。

従来のシステムの欠点は、画像を構成する連吟が、比較
的低速の中央処理装置の処理速度に依存するということ
にある。

中央処理装置としてマイクロプロセッサを使用した構成
においては、プログラムを収納する読出し専用メモリ（
ＲＯＭ）へのアクセス、あるいはデータを収納するラン
ダムアクセスメモＩＪ　（ＲＡＭ）へのアクセスが２つ
の別々の母線によって行なわれる。

１つはデータ用で他方はアｒレス用である。制御母線は
メモリへのアクセスの信号（゛駆動、読出し、害込み等
）を運搬する。このような既知の構成は、特に１６１ツ
トヂータ母線を用いて、６４に語以上のアドレスフィー
ルドが存在する場合に、中央処理装置の１ピン」の数が
非常に多く（例えば４゜ピン以上）なるので重大な欠点
を有している。

速度と密度に関して集積化技術が進歩したことによって
中央処理装置の外部に存在するメモリへのアクセスの方
法が進歩し、それら装置を構成する集積回路の「ピン」
の数が減少してきた。

従って、草近では、データとアドレスを循環さ］　ｂ せるために、２つの母線を使用するかわりに、時間多重
化によって１本の母線でデータとアドレスを送ることが
可能となり、外部メモリの１サイクルが、アドレスフィ
ールドの操作、つづいてのデータフィールドの操作に対
応して、それらが中央処理装置で発生する制御信号によ
って制御されるようになった。

本発明の目的は、この新しい技術を用いて、画像合成信
号の処理速度を向上させ、中央処理装置をいくつかのタ
スクから解放し、中央処理装置が自由になって他のタス
クを取扱うことができるようにし、これらのことを同時
に行えるようにすることである。

従って、本発明の１つの目的は、図形モードにおける映
像スクリーン上へ表示を行うシステムを得ることであり
、その場合、表示すべき情報がスクリーン上でフレーム
の点毎の走査によって定められており、その情報が与え
られた瞬間に表示すべきすべての映像情報を含むページ
メモリから与えられるようになっており、またこのシス
テムは、６ 表示すべき映像情報に関して１個あるいは複数個の受信
用周辺装置につながれ、更に映像表示プロセッサへもつ
ながれた中央処理装置を含んでおり、映像表示プロセッ
サ自身は王制ベージメモリを含むランダムアクセスメモ
リへつながれ、更に表示制御装置へつながれて、メモリ
で用意した画像に関する情報をスクリーンに対する制御
信号へ変換するようになっており、中央処理装置が１本
の母線によって映像プロセッサへつながれ、その母線上
には時分割でアドレスとや一夕が伝送されるようになっ
ていることを特徴としている。

本発明は以下に図面を参照してより詳細に説明される。

図面を詳細に調べる前に、可視化スクリーン上へ図形を
表示する原理について簡単に述べておく。

画像はフレーム固波数の速度で生成され、各々のフレー
ムは、テレビジョン技術でよく知られているようにライ
ン走査によって生成される。

しかし、従来の映像システムにおいては影像管の電子銃
（赤、緑、青）の制御は純粋にアナログ信号で行われる
のに対し、ここでの画像合成システムはそれらの銃を２
′１１：、化信号１かＯで制御するか、あるいはより進
歩したシステムにおいては、中間調の可能なすべての相
を有する「色パレット」を供給するデジタル回路によっ
て制御する。

このようにフレームの各ラインは特定の複数個の点（代
表的な例では６２０個の点）で構成されており、それら
の各点は、６つのぎットの３色要素情報（Ｒ，Ｇ、Ｂ　
）を必要とし、その結果スクリーン上でライン尚たり合
計１２０バイトが走査され、もし８色相が用いられると
すれば、フレーム当たり３０にバイトが走査されること
になる。

フレームの表示毎に、映像時間軸と同期して各画像点に
関するデータを含むバイトが「ページメモリ」と呼ばれ
るメモリ中へ映像表示プロセッサＶＤＰによって読込ま
れ、それによって特定の表示機能が駆動される。このペ
ージメモリは中央処理袋＠　Ｃ’ＰＵに対して、例えば
テレビチャネルや電話線によって、標準的なテレテキス
ト放映（文字多重放送）として説明される入力データの
関数として、ロードとなる。ＶＤＰはまた、表示装置と
ＣＰＵの処理速度をある値から別の値へと変えることを
許容し、マガジン（ｍａｇａｚｉｎｅ　）あるいはペー
ジに対するフラグの入力データ流れを選択することを可
能とし、また他の類似の機能を許容する。

第１図には、そのような可視化システムの一般的な構成
が示されている。それは、表示すべき情報源の１個ある
いは複数個につながれた中央処理装置ＣＰＵ　１を含ん
でいる。それら情報源はテレテキストの形の情報を有す
る電話線２、ローカルキイポーＰ３あるいは、例えばビ
デオデーム装置のような他の任意の情報源でよい。Ｃ’
ＰＵはＶＤＰプロセッサ４へつながれ、■ＤＰプロセッ
サ自体はページメモリを構成する領域を有するランダム
アクセスメモリ５へつながれている。ＶＤＰは表示スク
リーン６へつながれている。メモリ５はア「レス母線７
とデータ母線８によってＶＤＰ　４と通信する。

このデータ母線は適合回路９（文献においては「ディト
ン（ｄｉｄｏｎ月と呼ばれる）へつながれ、この適合回
路は例えば電磁ラインを通して高周波］ソ テレビ搬送波によって運ばれる映像信号の抽出を行う。

ここでテレテキスト情報は従来のテレぎチャネルのテレ
ビ信号で多重化されている（例えば［アンティオペ−（
Ａｎ−ｔｉｏｐｅ　）　Ｊ　）。適合回路９は、アンテ
ナ１１へつながれた受信機１０からの入力信号を受けと
る。（「アンティオペ」システムについての要約的な説
明は「Ｌａ　Ｔｅｃｈｎｉｑｕｅ　ｄｅＩ　Ｉｎｇｅｎ
ｉｅｕｒ　Ｊ　（工業技術）Ｅ、３１２９に与えられて
いる。） 本発明に従えば、ｃｐｕｌとＶＤＰ４は共通母線１２で
つながれており、その母線上を時分割でアドレスフィー
ルドとデータフィールドが循環し、それら情報フィール
ドの割当てはＣＰＵ　１によって信号ＣＭ　（モード制
御）によって行われる。このＣＭ信号は、制御ライン１
３上を転送されるアドレスラッチＡＬ、データ駆動（イ
ネーブル）Ｆ、Ｎ、読出し書込みＶＷの従来・信号に加
えて送信される。信号ＣＭが「１」の時には、状況は、
メモＩＪ　ＲＡＭ　５が直接ＣＰＵ　１に接続されて従
来の信号ＡＬ、ＥＮ。

ＶＷによって制御されているように、発生する。

０ 信号ＣＭが「０」のとき、辿常の信号によってロードさ
れたアドレスフィールドはプロセッサ４に対する命令で
あると解読される。

第２図はメモリサイクルの時間関係図を示す。

母線１２上の信号は、各メモリサイクルに対して時間多
重化されており、アドレスフィールＩ−Ｆ１４とデータ
フィールド１５を含んでいる。母線１２をアドレスフィ
ールＶあるいはデータフィールＰへ割当てることはそれ
ぞれ参照番号１６．１７．１８で示された信号ＡＬ、　
ＲＷ、　ＥＮによって制御される。

アドレスフィールド１４中に金型れるＣＰＵからの情報
は２通りに用いられる。

１、　情報は考えているアドレスフィールドに対応する
データフィールドを、■Ｔ′）Ｐ４を通って伝送される
間にメモリ５中へ記憶するためのアドレス自体を表わす
ことができる。そしてそれはＶＤＰをの場合）。

２、情報は、それによってＶＤＰを特定の機能構成へ設
定する特定の表示機能を表わすことができる。後続のデ
ータフィールＶは機能に従って処理される（　ＣＭが０
の場合）。

第３図は、表示機能命令のような、ＣＰＵ１のアドレス
フィール「を処理するためのＶＤＰ　４の一般的な構成
を示し、また更に透過性構成を採用するためのＶＤＰ　
４の構成を示す。その場合、ＣＰＵ１がアドレスフィー
ルドとデータフィールドを供給し、それらは直接メモリ
５に向けられており、またはＣＰＵはメモリからのデー
タを、ＣＰＵが直接的にこのメモリへ与えるアドレスの
関数として受けとる。

ＶＤＰ　４は内部母線１９を有し、そこにはＣＰＵ　１
、メモリ５、表示装置本体（スクリーン６）の間で発生
するすべての情報交換が循環する。

内部母線１９は双方向性であって、以後ＤＭＡと呼ぶ直
接メモリアクセス装置２０の制御下において時分割でア
ドレスフィールドとデータフィールドを送信する。この
装置は、本出願人による１９７７年１０月１７日出願の
仏国特許出願第７７．３１１４０号３ に述べられたのと同じ型のものでよい。ＤＭＡは、スク
リーン６の走査と同期した時間軸回路２１と共同して作
動する。

ＣＰＵ　ｌは母線１２によってＶＴ）Ｐ　４とつながれ
ている。母線１２は４個の並列レジスタ２２．２３．２
４．２５の組へつながっている。レジスタ２２はデータ
レジスタであって、その中には各データフィールドが、
メモリ５へつながる内部母線１９上へ送信される前に一
時的に記憶される。このレジスタはまたこのメモリを直
接的にアＶレス指定するためのアドレスフィールドをも
送信する。それはＶＤＰ　４に対する機能を指定しない
フィールげである。

レジスタ２３はマスクレジスタであって、２進数値をた
くわえており、その数は特定の機能が実行される毎に減
数される。

レジスタ２４は制御レジスタである。それは以下に述べ
るように、ＶＤＰ中の別の機能の実行に関与する。

レジスタ２５は、ＣＰＵ１によって与えられるアＡ ドレスフィールげによって表わされる機能コードに対す
る転送レジスタであり、それの内容は実行すべき特定の
機能を表わす。このレジスタは、問題のアげレスフィー
ルドがＶＤＰを不透過性にし、Ｃ’ＰＵが与えられた機
能を実行する用量ができていることを示している場合に
のみ駆動される。機能コーＰの転送のためのレジスタ２
５はデコーダ２７につながれており、そのデコーダは与
えられたコードを受取ることによって、出力２８上へ駆
動信号を選択的に供給し、その信号はライン２６の制御
下でＶＤＰのレジスタへつながれ、ライン２６上には信
号四が伝送される。言いかえると、受信された各コード
毎に、出力２８の特定の番号上へＶＤＰのレジスタを駆
動する駆動信号を送ることが許容され、そのレジスタは
ＣＰＵ　１から転送レジスタ２５を通って送られるその
コードによって表わされる機能を実行する過程に介入す
る。デコーダは特定の出力２９を有しており、それは、
ＶＤＰの内部制御を保証すべき場合、あるいは更に詳細
には母線１９の時分割を保証すべき場合に、ＤＭＡ２０
を駆動する。

状態レジスタ３０と同様に、各瞬間にＶＤＰの内部状態
と実行過程における命令を含んでいる制御レジスタ２４
と二重中間レジスタ３１ａ、３ｆｂはすべて母線１２へ
つながれている。二重レジスタ３１ａ、３１ｂはレジス
タスタック３３と共同した算術及び論理装置Ａ、ＬＵ　
３２へつながれている。

マスクレジスタ２３は修正レジスタ３４へつながれてお
り、修正レジスタの入力と出力は内部母線１９上でルー
プを形成している。この母線はメモリ５佃でデータレジ
スタ３５とアドレスレジスタ３６へつながれており、そ
れらはメモリ５へ直接つながっていて）。

出力インタフェース３７は、内部母線１９上を、ＶＤＰ
のすべての回路、ＣＰＵ１、メモリ５からスクリーン６
の表示回路本体へ送られる表示データの適合化を行う。

レジスタスタック３３には次のレジスタが含まれる。

ＢＡＰＡ　　−ページの最初のアドレスＢＡＧＴ−制御
メモリの最初のアドレスＢＡＭＴ−バッファメモリの最
初のアドレスＡＣＭＴ−ディトン回路９（第１図）へ割
当てられたパックアメモリポインタ ＢＡＭＴＦ−バッファメモリの終了のポインタＡＣＭＰ
　　−Ｃ’ＰＵ側のバッファメモリの開始のポインタＡ
ＣＰＡ　　−ページメモリ読出しポインタＡＣＧＴ　　
−制御メモリポインタ ｐｘ、ｐｙ　−Ｃｐｔｙ処理ポインタ 可視化装置は、ページメモリ、制御メモリ、バッファメ
モリ、から構成された複合メモリ５を含んでおり、それ
ら全体が単一の集積回路になっていることが望ましい。

更に、この集積回路中のこれらメモリへ割当てられた制
限は物理的に定められていなく、メモリの開始及び／あ
るいは終了のアドレスによってのみ定められていること
が有利であり、それによってシステム全体としての機能
的柔軟性が増大する。従ってこの制限は処理の過程にお
いて、その時々の必要な情報記憶量の関数として変化す
る。

バッファメモリ５（第１図）は、本発明者による１９８
０年１２月１２日付の仏国特許出願第８０．２６６９３
号に述べられているように、ディトン回路９の処理速度
なＣＰＵ　１の速度に適合させる。

ＶＤＰ回路４の機能と、スクリーン６上へ画像を表示す
る機能動作について説明するために、第３図から第８図
を連続的に参照する。それらの図面には、対象としてい
る合成機、能を実行する場合に、情報を伝送する接続関
係が示されている。

この機能は、ＣＰＵの直接制御下での画像の合成、表示
すべき画像の修正間のページメモリの更新、ＶＤＰが介
入しないその他の命令の実行、を行う。

従ってこの機能の実行の過程ではＶＤＰは透過的である
。

このサイクルは次のように行われる。

信号几と信号ＣＭが「１」であることによって駆動され
てＣＰＵからアドレスフィールドが与えらンｌ れることによって、デコーダ２１は回路２０ヘアクセス
゛要求を与え、それによってこの回路２０は内部母線１
９用のアクセスサイクルを発生し、それによって透過的
になったＶＤＰはメモリ５に対してＣＰＵのアドレスフ
ィールドに与えられたアドレスでアクセスを行い、デー
タフィールドに含まれるデータを書込むことができる。

もちろんこの過程は逆にでき、ＣＰＵはまたこの機能の
実行の間にメモリ５から情報を読出すこともできる。

アクセス 第４図はＣ’ＰＵがレジスタ２３．２４．３０．３１ａ
１３１ｂをどのようにアクセスし、ＶＤＰをあらかじめ
定められた機能状態へ設定するかを示している。この場
合、信号ＣＭは「０」である。

ＣＰＵから命令フィールドを受けとると、信号ＡＬはそ
の命令フィールドを選択レジスタ２５へ与え、そこから
対応する情報がデコーダ２７へ導入され、その出力が上
述のプログラムレジスタの８ １個あるいは複数個を駆動□する。

アダレスフィールＰの内容の関数として、以下の指令が
実行される。

ＬＤＲＣ，５ＴＲＣ−ＶＴ）Ｐの機能モードを命令レジ
スタ２４から読出しあるいは書込むこと。

ＬＤＡあるいはＬＤＢ；ＳＴＡあるいは５ＴＰ−計算操
作を行うために算術及び論理装置３２によ って用いられる値をレジスタ３１ａ１ ３１ｂへ読出しあるいは書込むこと。

ＬＤＳＴ　、　５ＴＳＴ−画像処理の異なる段階及び機
能を反映する状態レジスタ３０の内容を読 出しあるいは書込むこと。

ＬＤＭＳＱ　、　ＳＴＭＳＱ−表示された画像の修正命
令を決定するためにマスクレジスタ２３中へ 値を読出しあるいは書込むこと、 ＲＲＭＳＱ　、ＲＬＭＳＱ−この信号はマスクレジスタ
によってマスク値の位置を左あるいは右へ 回転することを決定する。

これら動作の各々の間、すなわちＣＰＵの各サイクルの
間に、命令フィールＰの後には適合化されたデータフィ
ールＰがつづき、一方ではデータをデコーダ２７によっ
て与えられた時点に駆動されたレジスタへ転送し、ある
いは他方では、このフィールドの中へこのレジスタが以
前に有していたデータを設置する 第４図に基づいて１つの機能が実行されると、ＶＤＰは
不透過性となり、内部母線はメモリ５ヘデータもアドレ
スも送信しない。

スすること スタック３３中のレジスタのこの機能は既に述べた。こ
の機能の実行の過程において、このスタックのレジスタ
のうち特定のもののみが動作する。

これらは第５図中で星印で示されている。

既述のように、ＣＰＵ１から送られる命令フィールドは
選択レジスタ２５へ送られ、それはこのフィールドをデ
コーダ２７へ転送する。その直後にあるデータフィール
ドは時分割で内部母線１９を横切る必要があるので、デ
コーダはＤＭＡ回路２０１ をトリがし、Ｔ）ＭＡ　’ｌ　Ｑはこの動作のための通
過時間を割当てる（信号ＣＭは「０」である）。デコー
ダはまた算術及び論理装置３２を駆動し、それは、スタ
ック３３のレジスタの１つへデータフィールドを記録す
る間透過性のま＼に留まる。従って装置３３は透過性に
対応する動作Ｆ　（ＥＡ　）を達成する。

データフィールドをスタック３３のレジスタの１つへ読
むことは（ＣＰＵ　ｌへの転送を考えると）、ＤＭＡ回
路２０の制御下で実現される。対象のレジスタの内容は
データレジスタ２２へ転送され、ＣＰＵ母線１２への転
送待機状態になる。

とのＶＤＰ構成によって各種の命令を実行することがで
きる。すなわち、 ＬＰＤＡ、５ＴＰＡ　−表示中のページのベースのアド
レスの読出し、書込み、 ＬＤＧ’ｒ、ｓ’ｒＧ’ｒ−表示に用いられる制御メモ
リのベースのアドレス読出し、書込み、 ＬＤＭＴ　、ＳＴＭＴ　、ＬＤＭＴＦ　’、’　ＳＴＭ
ＴＦ−バッファメモリの開始と終了を定めるアＰレスの
読出し、 書込み、 ＬＤＰＸ、　８ＴＰＸ、ＬＤＰＹ、５ＴＰＹ−画像処理
のためにＣ’ＰＵによって用いられるポインタＰｘ及び ／あるいはＰＹ中に一時的にだくわ えられる現在の値の読出し、書込み、 この機能は、スタック３３のレジスタＰｘあるイハＰＹ
、装置３２、レジスタ３１ａ、３１ｂの一方あるいは両
方、によって、ＣＰＵ１の制御のもとで実行される。こ
の機能は特定の画像特性の表示に有効である（特定の色
の垂直棒、その特性がＣＰＵに含まれている特定の図形
、スクリーンの一部あるいは全体に表示すべき特定の色
等）。信号ＣＭは「０」のま＼である。

例えば、垂直棒が表示されるとすれば、画像の左端から
特定の距離に対応したアドレスがページメモリ５に与え
られ、データは特定の色に対応することになる。これは
１２０（ライン当たりのバイト数）だけ異なるアドレス
位置に同じデータを配置することになる。

２ スクリーンの一部あるいはすべてに同一の色を表示する
場合には、この機能が便利に用いられる。

第７図を参照すると、この機能を用いることの概念が、
本発明の特定の実施例に従って示されている。これは「
メモリ面」の概念である。

第７図は、ＲＡＭ５中に含まれるメモリページの最初の
ラインの数バイトを示しており、与えられた時刻には、
その−行がフレームの最初のラインとしてスクリーン上
に与えられる。

図の上部の長方形は、アドレス０１・・・０６等（１６
進数）にあるメモリ行（スクリーンの行）の最初の６バ
イトを表わしている。このバイトはまたスクリーン上の
８個の点に対する色情報を含んでおり、バイトの１ビツ
トが「１」であることは、例えば１つの色が存在するこ
とを表わし、「０」はそれが存在しないことを示す。そ
うするとその行のすべての点に赤を表示する場合には、
そのバイトのアドレスは３ずつ増分され、そのバイトの
データフィールｒは「１」を含むことになる。このよう
に、第７図中の下方の長方形によつて示された「メモリ
面」が概念的に得られ、各面が画像の与えられた色（赤
、緑、青）を表わすことになる。このようなページメモ
リの構成は数多い変形が可能であるが、本発明に従って
用いられることによって有利に用いられる。以下に述べ
るこの機能の実行は再び第６図を参照しながら説明され
る。

アドレスフィールドの到着（Ｃ’ＰＵへの命令、ＣＭ＝
０）によって、デコーダ２７はこのフィールｒの内容に
従って必要なレジスタを駆動する。

駆動されるレジスタの１つはポインタｐｘあるいは式イ
ンタＰＹでありうる。母線１９の時分割を制御する回路
２０の制御下で内部母ａ１９上の選ばれたポインタηあ
るいはＰＹ中に含まれるアｒレスヘデータフィールドを
読出し、書込むことが行われる。このようにして得られ
たアドレスは母線１９上をレジスタ３６へ転送され、そ
れによってメモリ５中の対応する位置ぎめを選択する。

同じ期間に、算術及び論理装置３２は、それがデコーダ
２７によってイネ−ゾルされたレジスタ３１ａ１か３１
ｂかどちらの内容に対して動作しているかに依存して、
弐Ｆ−ＥＡ＋ＡかＦ＝ＦＡ＋Ｂのいずれかに従って値Ａ
あるいはＢをｐｘあるいはＰＹに加えることによって次
のアクセスのアドレスを計算する。

第２の期間に、選ばれたアドレスに対するデータが母線
１９によってレジスタ２２へ転送され、回路３５を通っ
てメモリへロードされるか、あるいは逆に、ＲＡＭ　５
から回路３５を通って母線１９上へ取出されＣＰＵ１に
よって読出される前にレジスタ２２中へローｒされる。

この機能は以下の命令に対応している。

ＬＤＰＸ（Ａ）　、　５ＴＰＸ（Ａ）−ポインタあるい
はレジスタ２２中に含まれるメモリのアドレス に、データフィールｒを読出し、 書込みし、ＰＸ＋Ａをアクセスの後に このレジスタに転送すること（レジ スタ３１ａ゛との組合せ）。

レジスタ３１ｂに関する同様な命令ＬＤＰＸ（Ｂ）と５
ＴＰＸ（Ｂ）もまた実行される。　　　　１ ０ Ｅ’　−第８図−メモリ面へのくりかえしアクセス本発
明によって得られる実行の利点と速度とは、特に第８図
に示された機能に関して明らかであろう。この命令は、
’　ＣＰＵ　１　（ＣＭ；ｏ）の非常に数少ない実行サ
イクルによって、ページメモリの１個あるいは複数個の
メモリ面へデータ定数をロードすることを可能とする。

先行の操作の間に、選択レジスタ２５とデコーダ２７に
よる命令フィールドの処理の後に、ＣＰＵ１からの後続
のデータフィールＰがマスクレジスタ２３中ヘローｒさ
れる。このデータフィールドは実行すべき複数個のくり
かえしロードを含んでいる。

アドレスフィールＶとそれにつづくデータフィールｒは
、このアドレスへローＶすべきアドレスとデータも含め
て、上述のように、ポインタＰＸあるいはＰＹ、算術及
び論理装置３２、レジスタ３１ａあるいは３１ｂによっ
て行われる。これらはすべて内部母線１９を時分割に制
御する回路２０の制御下で行われる（機能ＬＩ）ＰＸ　
Ａｎ）。

０ ｃｐＵの介入なしに、内部サイクルは上述のようにｎ回
くりかえされる。ｎは先行のＣＰＵサイクル中にレジス
タ２３中ヘロードされた値である。

メモリアクセス毎に、］’）ＭＡ　２０は導体ＤＣ”と
レジスタ２３によって値ｎが０になるまで減分される。

値ｎ　＝　０　　を伝送する導体はデコーダ２７につな
がれて、それによってデコーダはＤＭＡ　２０へのアク
セス要求のためのライン２９上の制御信号を抑制する。

この過程によってメモリの非常に高速のローディングが
できる。１０にバイトのメモリ面は約１．５　ｍｓのロ
ード時間を必要とし、逐次ローディングを用いた場合に
は、各アドレスへのＣＰＵの介入の前に、同じ数のバイ
トに対して１００ｍ５が必要である。

この機能の理解のために、修正要素３４を詳細に示す第
９図を参照することが有効である。この要素は論理処理
回路３８を含み、その中で例えば１６ビツトに対し、２
つの入力信号に対し、どちらも１６ビツトの形で、論理
関数を実行することができる。これらの関数は例えば「
真Ｊ３８ａ。

ＯＲ３８ｂ、　ＡＮＤ　３８　Ｃ１否定−ＡＮＤ　３８
　ｄ　％「反転」３８ｅである。

この選択は制御ライン３９によって行われ、それはデコ
ーダ２７の出力を作り出す（第９図）。

処理回路の第１の入力４０ａはマスクレジスタ２３へつ
ながれ、それはこの回路に対してスクリーン上に表示す
べき８個の画像に関する情報を与える。この情報は（第
１１ｂ図の信号ＭＳＱまたは謁）例えば形式メモリ、文
字発生器、あるいけその他のメモリ５の一部を形成する
類似の信号源から与えられることが望ましい。

処理回路の入力４０ｂは記憶レジスタあるいは読出しメ
モリ４１へつながれ、そこには修正を行うべきページメ
モリ（メモリ５）の２つのバイト内容がロードされる。

このページメモリの各ビットはスクリーン上に表示すべ
き点を制御し、メモリは上述のように「メモリ面」の形
に構成されて　０ いることが望ましいことを再び指摘する。

論理処理回路３８の１６ビツト形式の個々の出力はマル
チプレクサ４２へつながれ、その多重化出力は内部母線
１９へつながれている。

ここでこの修正機能の実行を特定の例について述べる。

その例は第１１ａ図に示されたような、ここにあられれ
ている情報の上へ文字Ａを、表示画像の与えられた位置
で重ね表示することを含んでいる。ここでは上部水平棒
の重ね表示についてのみ説明する。この操作はここに述
べるように、問題となっている画像領域のすべての上で
実行することができる。この修正はそこにだくわえられ
ているデータに対して、メモリ５のページメモリの部分
において実行することができることを注意しておく。

簡単のために、スクリーン上の８個の点の説明を行うが
、色は第１１ａ図の長方形Ｃ１で、３バイト０１．０２
．０３によって定義されており、それらは０１．０２．
０３は各４面Ｒ，Ｇ、Ｂに属しており、それらの組合せ
によって以下の色を有する８個の点をスクリーン上へつ
くりだす。マゼンタシアン、赤、白、青、緑、黒。文字
Ａの上部棒は第１１ａ図の長方形０４で定められており
、Ｃ１の８個の点上に赤で重ね表示されると特定されて
いる。

ＣＰＵから母線１２上へ命令フィールドが与えられると
、レジスタ２５はライン２６上の信号ＡＬによって駆動
され、デコーダ２７はこの操作を実行するために必要な
レジスタを駆動し、内部母線１９上に時間間隔を割当て
る回路ＤＭＡ　２０を駆動する（ＣＭ＝０）。先行する
ＣＰＵサイクルの間に、修正すべき画像点に対する赤Ｒ
面のバイト０１（第１１ｂ図）のアＰレスはレジスタＰ
Ｘへ導入される。

１０１１．００００であるバイト０１の情報はメモリへ
読込まれ、内部母線１９上を、修正回路３４のレジスタ
４０（第９図）へ転送される。

問題にしているアドレスあるいは命令フィールげにつづ
くデータフィールＰはマスクレジスタ２３へ送うれる（
バイト０４−００１１．１１００）。レジＵ スタ２５とデコーダ２７を通して制御フィールドによっ
て論理関数ＯＲが選ばれて、信号はライン３９を横切り
、論理処理回路３８はビット毎にバイト０１と０４に対
して論理操作ＯＲを実行し、その結果バイト０５−１０
１１．１１００が得られる。この結果はレジスタスタッ
クのアドレスＰＹへ再び書込まれる。これらすべては回
路ＤＭＡ　２０の制御下で行われる。

その後、同様にしてメモリ面縁Ｇと青Ｂの情報が処理さ
れるが、信号ＭＬとλ４ＳＱにはＡＮＴ）操作が加えら
れ、それぞれバイト０６と０７が得られる。

この後、バイト０５と０７の組合せによってスクリーン
上に表示が行われる間に、第１１ａ図と第１１ｂ図の長
方形Ｃ２に示されたように、中間点がすべて赤であるよ
うな画像点が見出される。

もちろん、メモリ面Ｒ，Ｇ、Ｂに関する操作の間に、Ｃ
ＰＵ１はポインタＰＭ中に含まれるアＰレスに対し修正
操作を実行する。この修正は命令フィールｒとデータフ
ィールＰを含むＣＰＵサイクルによって実行される。デ
ータフィールドは最初のドレスＰＹへ加える操作は、第
６図に関して述べたように、レジスタ３１ａあるいは３
１ｂと算術及び論理装置３２によって実行される。

画像点ＣＩ　（Ｃ２になっている）に対応する３つのメ
モリ面ＲＸ　Ｇ、Ｂ中のバイトの処理の後に、システム
は同じ過程を画像点Ｃ１の下に位置している８個の画像
点群に対して実行することができ、ひきつづき文字Ａの
点の総体を表示されている点の上へ重ね表示することが
できる。（ここで、「画像点」とは影像管の３つの銃Ｒ
，Ｇ、Ｂから書かれた１つの点を意味することを注量し
ておく。）１つはぐりかえし実行の回数を登録し、もう
１つは画像に加えるかもしくは重畳するべき図の１６ビ
ツトを登録する、２重のマスクレジスタ２３がある場合
には、第８図に関して述べたように、これまで述べた過
程はｎ回くりかえすことができる。

更に、第９図の論理処理回路３８の関数「反転」３７ｅ
を用いることによって、画像の色反転を行うことも容易
である。

上記の説明に従えば、本発明は、プログラムによってＣ
ＰＵに設けられた命令のみを用いることによって、ＶＤ
Ｐ自体中の画像処理機能のすべてを実際に実行すること
のできる利点を有している。従ってＣＰＵはそれの機能
のほとんどを手放すことができ、その機能の実行の間他
の仕事に割当てられることができる。更に、ＣＰＵサイ
クルは比較的長いため、画像情報の処理に関してかなり
の時間ン得ることができ、表示は非常に高速に、実際に
はスクリーン観察者にとっては瞬間的に、実行すること
ができる。

最後に、表示すべきマガジンのプログラミングはかなり
容易に行うことができる。

第１２図において、ＣＰＵ　１とＶＤＰ　４とはデータ
母線１２Ａとアドレス母線１２Ｂとに接続されており、
Ｃ’ＰＵからの情報の記憶は、制御ライン１３上を伝送
されるデータ駆動信号ＥＮ　、読出し書込み信号ｐ／ｗ
ｙ用いてＣＰＵ１によって制御される。

本発明によれば、ＣＰＵは母線１２Ｂ上のあるアドレス
に関する割当て信号ＣＭ’Ｑも発生することが６ できる。この信号は、「１」か「０」かに応じて、これ
らのアドレスがメモリ５のアドレス自身であるのか、ま
たはＶＤＰ　４に対する命令であるのかを解釈する。す
なわち、信号ＣＭが「１」のとき、メモＩ）　ＲＡＭ　
５はあたかもＣＰＵ　１に直接接続され、通常の信号Ｅ
ＮおよびＲ／Ｗによって制御されているかのようになる
。一方、信号ＣＭが「０」のときは、これら通常信号に
よってロードされるアドレスはＶＤＰ　４に対する命令
であると解釈される。

第１３図にこのメモリサイクルのタイミング図ビ示す。

母線１２Ａと１２Ｂｖ通るデータ１５とアドレス１４は
１７．１Ｂで示される信号Ｒ／Ｗ、ＥＮによって制御さ
れる。

ＣＰＵから来るアドレス１４で表わされる情報は２通り
に用いることができる。

１、　情報がアドレス自身を表わし、それを通して問題
のアドレスに関連したデータはＶＤＰ４を通過してメモ
リ５に記憶され、母線１２Ｂおよびアドレスレジスタ３
６を介して伝送されたアドレスに記憶される（　ｃｙ、
が「１」の４ 場合。第３図参照）。

２、情報は、それによってＶＤＰ　Ｙその機能のための
特定の構成に設定する特定の表示機能命令を表わすこと
ができる。このアドレスに関連するデータはこのとき対
応する機能に従って処理される（　ＣＭが「０」の場合
）。

【図面の簡単な説明】

第１図は、本発明に従う可視化システムの非常に簡単化
した図である。 第２図は、時分割母線上を循環するデータフィールドと
アドレスフィールドの時間多重化信号図である。 第３図は、本発明のシステムに用いられる映像表示プロ
セッサの簡単化した図である。 第４図から第６図は、第３図と類似のシステムン示して
おり、表示プロセッサの他の機能的構成を示している図
である。 第７図は、可視化システムのページメモリｔ「メモリ面
」へ構成することケ示した図である。 第８図は表示プロセッサの他の構成を示す図である。 第９図は、表示プロセッサ中に用いられる画像修正要素
の概略図である。 第１０図は、このプロセッサの別の構成を示す図である
。 第１１Ａ図と第１１Ｂ図は、第１０図の構成をとる表示
プロセッサによって行われる機能を示す図である。 第１２図は、本発明に従うデュアル母線可視化システム
の非常に簡単化した図である。 第１３図は、第１２図におけるデータフィールドとアド
レスフィールドの信号図である。 （符号） １・・・中央処理装置 ３・・・キイギード ４・・・ＶＤＰプロセッサ ５・°・ランダムアクセスメモリ ６・・・表示スクリーン ７・・・アドレス母線 ８・・・データ母線 ７ ４２°°°マルチプレクサ ９・・・適合回路 １２・・・共通母線 １３・・・制御ライン １９・・・内部母線 ２０・・・直接メモリアクセス装置 ２２・・・データレジスタ ２３・・・マスクレジスタ ２４・・・制御レジスタ ２５・・・転送レジスタ ２７・・・デコーダ ３０・・・状態レジスタ ３２・・・算術及び論理装置 ３３・・・レジスタスタッフ ３４・・・修正レジスタ ３５・・・データレジスタ ３６・・・アドレスレジスタ ３７・・・出力インタフェース ３８・・・論理処理回路 ３９・・・制御ライン ４１・・・記憶レジスタ ８ 代理人　浅　村　　　皓 ０　０　　　　　　　　　　　　　　リ　、手続補正書
（方式） 昭和５９　年６月２１日 特許庁長官殿 １、事件の表示 昭和５９　　年特許願第３４１０２　　　　　号２、発
明の名称 叛鳳去８掖籠 ３、補正をする者 事件との関係　特許出願人 住　　所 ４、代理人 ５、補正命令の日付 昭和５９　　年　　月　　日 ６、補正により増加する発明の数 ７、補正の対象 図面 ８、補正の内容　　別紙のとおり 図面の浄１！）　　（内容に変更なし）＝１８７−

Claims (1)

1. 【特許請求の範囲】 （１）図形モー「において映像スクリーン（６）上に可
   視化するための装置であって、スクリーン上で、与えら
   れた時点に表示すべきすべての映像情報を含んでいるペ
   ージメモリからのフィールドまたはフレームに点毎に走
   査することと、上記に一ジメモリを含むランダムアクセ
   スメモリおよび該メモリ（５）から形成された映像に関
   する情報を１９５像スクリーン（６）制御信号へ変換す
   るための表示制御装＄１　（３７）につながれた映像表
   示プロセッサ（４）とによって表示すべき可視情報が定
   義されており、中央処理装置（１１）が、時分割方式で
   アドレスフィール）’（１４）とヂークフィールド（１
   ５）を伝送する単−母ｍ、（１２）によって映像表示プ
   ロセッサ（４）につながれていることと、それが更に上
   Ｈ［；中央処理装置によって発せられた割当て信号（Ｃ
   Ｍ）に応答してアドレスフィール「をそれ自身のアドレ
   スフィールドとして、あるいは映像表示プロセッサに対
   する制御フィールドとして解釈することのできる制御及
   び解釈回路（２７）を含んでいることを特徴とする上記
   可視化装置。 （２、特許請求の範囲第１項の可視化装置であって、上
   記制御フィールドが、映像スクリーン（６）上へ表示す
   べき画像の合成機能を決定することを特徴とする上目ピ
   可視化装置。 （３）特許請求の範囲第２項の可視化装置であって、上
   記制御及び解釈回路（２７）か、映像表示プロセッサ（
   ４）中で画像合成の横能を駆動する機能信号を送信する
   ための駆動出力（２８）を複数個有するデコーダを含み
   、このデコーダが更に、上記割当て信号（ＣＭ）を伝送
   する選択導体（２６）によって中央処理装置（１）へつ
   ながれていることを特徴とする上記可視化装置。 （４）特許請求の範囲第３項の可視化装置であって、上
   記デコーダが、中央処理装置（１）を映像表示プロセッ
   サ（４）へつｔｘ　り単−ｆｎｆｆｆｍ　（１２）へ、
   中央処理装置（１）から与えられるア「レスラッチ信号
   （ＡＬ　）によって駆動されるレジスタ（１５）によっ
   てつながれていることを特徴とする上記可視化装置。 （５）特許請求の範囲第１項から第４項のいずれかの可
   視化装置であって、映像表示プロセッサ（４）が、この
   映像表示プロセッサ（４）を通して双方向的に中央処理
   装置（１）を上記メモリ（５〕へつなぐ内部転送母線（
   １９）を含むことと、この母線上のデータとアドレスの
   送信が時分割方式で制御される″ことを特徴とする上記
   可視化装置。 （６）特許請求の範囲第５項の可視化装置であって、上
   記映像表示プロセッサ（４）が、内部転送母線（１９）
   上の情報の循環を制御する時分割制御回路（２０）を含
   むことを特徴とする上記可視化装置。 （７）特許請求の範囲第６項の可視化装置であって、時
   分割制御回路（２０）が制御及び解釈回路（２γ）へつ
   ながれることによって、内部転送母線（１９）上に時分
   割方式で情報を送信すべき場合にこの内部転送母線（１
   ９）へサイクル時間を割当てることができるようになっ
   ていることを特徴とする上記可視化装置。 （８）　　％許請求の範囲第１項から第７項のいずれか
   の可視化装置であって、上記２伸表示プロセッサがレジ
   スタのスタック（３３）を含入、それが上記メモリのう
   ちの領域を定めるアドレスを含んでおり、上記領域が、
   それらアドレスに対してあらかじめ定められた機能を算
   術及び論理装置（３２）が実行するように割当てられて
   おり、また表示すべき画像の構成を修正するだめのあら
   かじめ定められた計算と、映像表示プロセッサ（４）と
   映像スクリーン（６）との間に連絡をつける表示インタ
   フェース（３７）のために割当てられており、上記レジ
   スタスタック（３３）と上記算術及び論理装置（３２）
   が上記内・部転送母線（１９）と制御及び解釈回路（２
   ７）につながれて、命令として解釈され中央処理袋Ｎ（
   １）から与えられるアドレスフィールドによって駆動さ
   れるようになっていることを特徴とする上記可視化装置
   。 （９）特許請求の範囲第８項の可視化装置であって、上
   記映像表示プロセッサが制御レジスタ（２４）、状態レ
   ジスタ（３０）、すぐなくとも１個のバッファレジスタ
   （３１ａｘ３１ｂ’）を含み、これらすべてが中央処理
   装置（１）の単一母線′（１２）へつながれていること
   、バッファレジスタ（３’１　ａ。 ３１ｂ）が演算及び論理装置（３２）へつながれて後者
   が現在のアドレスとレジスタスタック（３３）のレジス
   タ（ｐｘあるいはＰＹ　）中にだくわえられている先行
   アルレスに対して論′ｆＭ操作を実行することができる
   ことを特徴とする上記可視化装置。 ０υ　特許請求の範囲第９項の可視化装置であって、レ
   ジスタスタック（３３）、演算及び論理装置（３２）、
   制御１ルジスタ（２４）、状態レジスタ（３０）、バッ
   ファレジスタ（３１ａ、３１ｂ）が上記制御及び解釈回
   路（２７）の駆動出力へつながれていることを特徴とす
   る上記可視化装置。 （１１）　　特許請求の範囲第６項から第１０項のいず
   れかの可視化装置であって、上記映像表示プロセッサ（
   ４）が更に、中央処理装置（１）の上記単−母＃（１２
   ）につながれたマスクレジスタ（２３）を含み、そのレ
   ジスタに映像表示プロセッサ（４）によって表示すべき
   画像の合成機能のくりかえしに対応する数を記憶させ、
   このマスクレジスタ（２３）が更に制御及び解釈回路（
   ２７）につながれ、適切であれは解釈回路によって駆動
   されるようになっていることを特徴とする上記可視化装
   置。 ０２、特許請求の範囲第６項から第１０項のいずれかの
   可視化装置であって、上記映像表示プロセッサ（４）が
   更に、中央処理装置（１）の上記単−母１（１２）につ
   ながれたマスクレジスタ（２３）を含み、そのレジスタ
   に映像表示プロセッサ（４）によって表示すべき両像の
   合成機能のくりかえしに対応する数を記憶させ、このマ
   スクレジスタ（２３）が四に制御及び解釈回路（２７）
   につながれ、適切であれば解釈回路によって駆動される
   ようになっており、上記マスクレジスタ（２３）が上記
   時分割制御回路（２ｏ）へ接続されており、上記制御回
   路（２０）が上記レジスタ中に含まれている数を、繰返
   しサイクルの完了毎あるいは類似の合成機能のサイクル
   完了毎に減算計数するようになっていることと、更に上
   記マスクレジスタ（２３）が上記制御及び解釈回路（２
   ７）へ接続されて、解釈回路の出力（２８）の駆動信号
   を、マスクレジスタ（２３）の内容が零に達した時に取
   消すようになっていること、を特徴とする上記可視化装
   置。 （１３）特許請求の範囲第３項から第１１項のいずれか
   の可視化装置であって、上記映像表示プロセッサ（４）
   が、上記メモリ中に既に記憶されている画像データと、
   上記中央処理装置（１）から与えられた画像修正データ
   との論理的組合せによって、表示すべき画像の合成に修
   正を施こすことを行わせる手段（３４）を含むことを特
   徴とする上記可視化装置。 （１４）特許請求の範囲第１３項の可視化装置であって
   、上記修正手段（３４）が、上記中央処理装置（１）へ
   つながる第１の入力（４０ａ）と、映像表示プロセッサ
   （４）の上記内部母線（１９）へつながる第２の入力を
   有し、それの出力もまた上記母線につながれていること
   と、更に上記修正手段（３４）が論理回路（３８ａない
   し３８ｅ）と共に上記制御及び解釈回路（２７）へつな
   がれた論理関数選択入力（３９）を有し、修正機能を実
   行している間に２つの入力上へ与えられたアドレスに対
   して論理関数を実行するようになっていることとを特徴
   とする上記可視化装置。 （１５）　　図形モードにおいて映像スクリーン（６）
   上へフィールドあるいはフレーム走査によって可視化す
   るためのシステム用の映像表示プロセッサ（４）であっ
   て、アドレス母線（１２ｂ）とデータ母線（１２ａ　）
   によってこのプロセッサへつながれた中央処理装置（１
   ）の制御下において、スクリーン画像がランダムアクセ
   スメモリ（５）中に記憶されているデータからライン毎
   また点毎に表示されるようになっており、上記映像表示
   プロセッサ（４）が、上記アドレス母Ｈ（１２ｂ　）の
   内容を解釈して上記ランダムアクセスメモリ（５）用の
   アドレスそのものかあるいは」二記映像表示ゾロセッサ
   （４）によって実行されるべき画像合成機能の実行のた
   めの命令として理解するための解釈手段（２６，２７）
   を含むことを特徴とする、表示プロセッサ。 １１６）特許請求の範囲第１５項の映像表示プロセッサ
   であって、上記命令が映像スクリーン（６）上へ表示す
   べき画像の合成機能を決定するようになっていることを
   特徴とする表示プロセッサ。 （１７）特許請求の範囲第１６項の映像表示プロセッサ
   であって、上記解釈手段（２６，２７）が、プロセッサ
   中で画像合成の機能を駆動する信号を送信するための複
   数個の駆動出力（２８）を含むデコーダ（２７）を含ん
   でいることと、上記デコーダ（２７）が更に中央処理装
   置へモード制御導体（２６）によって接続されており、
   上記導体上を中央処理装置（１）からのアドレス割当て
   信号（ＣＭ）が送信されるようになっており、そのアド
   レスはメモリ（５）用のアドレス機能そのものであるか
   あるいは映像表示プロセッサ（４）に対する制御機能の
   どちらかを指定するようになっていることを特徴とする
   プロセッサ。 （Ｉ８）特許請求の範囲第１７項の映像表示プロセッサ
   であって、それが内部転送母＃（１９）を含んでおり、
   その母線が上記映像表示プロセッサを通して中央処理装
   置（１）を上記ランダムアクセスメモリ（５）へ双方向
   的に接続していることと、上記中央処理装置からのデー
   タと合成機能の実行のためにプロセッサの内部で処理さ
   れるアドレスとの循環がこの内部転送母線（１９）上で
   時分割で制御されるようになっていることを特徴とする
   プロセッサ。 （１！１　　特許請求の範囲第１８項の映像表示プロセ
   ッサであって、それが上記内部母線上で時分割を制御す
   る時分割制御回路（２０）を含んでいることを特徴とす
   るプロセッサ。 （２ｃｔＩ　　特許請求の範囲第１９項の映像表示プロ
   セッサであって、上記時分割制御回路（２０）が解釈手
   段（２６，２７）へつながれてそれが上記内部転送母線
   （１９）上に時分割で情報を循環させる場合に、上記内
   部転送母線（１９）に対してサイクルタイムを割当てる
   ことができるようになっていることを特徴とするプロセ
   ッサ。 （２１）　　特許請求の範囲第１５項から第１９項のい
   ずれかの映像表示プロセッサであって、それが、上記あ
   らかじめ定められた機能に割当てられた上記メモリの領
   域を制限するアドレスを含むためのレジスタスタック（
   ３３）、これらのアドレスに対して表示すべき画像の合
   成を修正するためのあらかじめ定められた計算を実行す
   るための算術及び論理装置（３２）、映像表示プロセッ
   サ（４）と映像スクリーン（６）との間に通信を確立す
   るための表示インタフェース（３７）を含み、上記レジ
   スタスタック（３３）と上記算術及び論理装置（３２）
   が上記内部転送母線（１９）と上記解釈手段（２１）へ
   つながれて、上記中央処理装置（１）から与えられ命令
   として解釈されたアドレスによって駆動されるようにな
   っていることを特徴とするプロセッサ。 （社）特許請求の範囲第２１項のプロセッサであって、
   制御レジスタ（２４）、状態レジスタ（３０）、スくな
   くとも１つのバッファレジスタ（３１ａ。 ３１ｂ）を含み、これらすべてが映像表示プロセッサ（
   ４）を上記中央処理装置（１）へつないでいるデータ母
   線（１２ａ）へつながれていることと、バッファレジス
   タ（３１ａ、３１ｂ）が更に上記算術及び論理装ｆｉｔ
   　（３２）へつながれ、この装置（３２）が現在のアド
   レスと上記レジスタスタック（３３）のレジスタ（ｐｘ
   ＄たけＰＹ　）中にだくわえられている先行アドレスに
   対して論理操作を行うことができるようになっているこ
   とを特徴とするプロセッサ。 （２、特許請求の範囲第２２項の映像表示プロセッサで
   あって、レジスタスタック（３３）、算術及び論理装置
   （３２）、制御レジスタ（２４）、状轢レジスタ（３０
   ）、バッファレジスタ（３１ａ。 ３１ｂ）がすべて上記デコーダ（２７）の駆動出力（２
   日）へつながれていることを特徴とするプロセッサ。 （２、特許請求の範囲第１７項から第２３項のいずれか
   の映像表示プロセッサであって、上記ゾロセ］　］ ツサが更に中央処理装置（１）へつながれた上記データ
   母線（１２ａ）へつながれたマスクレジスタ（２３）を
   含み、このレジスタが映像表示プロセッサ（４）によっ
   て実行すべき画像合成機能のくりかえしに対応する数を
   収納するようになっており、マスクレジスタ（２３）が
   更に上記デコーダ（２７）へつながれ、適当な場合にデ
   コーダによって駆動できるようになっていることを特徴
   とするプロセッサ。 （２、特許請求の範囲第５項から第９項のいずれかの映
   像表示プロセッサであって、上記プロセッサが更に中央
   処理装置（１）へつながれた上記データ母ａ　（１２ａ
   　）へつながれたマスクレジスタ（２３）を含み、この
   レジスタが映像表示プロセッサ（４）によって実行すべ
   き画像合成機能のくりかえしに対応する数を収納するよ
   うになっており、マスクレジスタ２３が更に上記デコー
   ダ（２７）へつながれ、適当な場合にデコーダによって
   駆動できるようになっており、上記マスクレジスタが、
   繰返しあるいは他の類似合成機能の実行サイクル２ 毎に上記レジスタが有している数を減算計数するように
   適合化された時分割制御回路（２０）へつながれている
   ことと、上記マスクレジスタ（２３）が更に上記デコー
   ダ（２７）へつながれて、上記レジスタの内容が零に達
   した時に上記デコーダ出力（２８）上の駆動信号を抑制
   するようになっていることを特徴とするプロセッサ。 （２、特許請求の範囲第１７項から第２５項のいずれか
   の映像表示プロセッサであって、それが表示すべき画像
   の合成修正を、上記メモリ（５）中に既に記憶されてい
   る画像データと上記中央処理装置（１）によって与えら
   れる修正画像データとの論理組合せによって実行させる
   ようになった手段（３４）を含むことを特徴とするプロ
   セッサ。 （潤　特許請求の範囲第２６項の映像表示プロセッサで
   あって、上記修正手段（３４）が、それらを上記中央処
   理装置（１）へつなぐ第１人力（４０ａ）、それらを上
   記内部母＆１９）へつなぐ第２の入力を含み、それの出
   力もまた上記母線へつながれていることと、上記プロセ
   ッサが論理回路網（３８ａ）ないしく３８ｅ）と共に上
   記デコーダ（２７）へつながれ、修正機能の実行過程に
   おいてそれの２つの入力上へ与えられた２進数値に対し
   て論理機能を実行するための論理機能選択入力（３９）
   を含んでいることを特徴とするプロセッサ。