FR2541805A1 - Systeme de visualisation de donnees sur un ecran video en mode graphique - Google Patents

Abstract

SYSTEME DE VISUALISATION SUR UN ECRAN VIDEO 6 EN MODE GRAPHIQUE PAR LEQUEL L'INFORMATION VISUELLE A AFFICHER EST DEFINIE SUR L'ECRAN PAR BALAYAGE POINT PAR POINT D'UNE TRAME, A PARTIR D'UNE MEMOIRE DE PAGE CONTENANT, A UN INSTANT CONSIDERE, TOUTES LES INFORMATIONS VIDEO A AFFICHER, ET A UN PROCESSEUR D'AFFICHAGE VIDEO 4 LUI-MEME RELIE A UNE MEMOIRE A ACCES DIRECT CONTENANT LADITE MEMOIRE DE PAGE ET A UNE UNITE DE COMMANDE D'AFFICHAGE 37 DESTINEE A CONVERTIR L'INFORMATION RELATIVE A L'IMAGE ELABOREE A PARTIR DE LA MEMOIRE 5 EN DES SIGNAUX DE COMMANDE DE L'ECRAN 5, CARACTERISE EN CE QUE L'UNITE CENTRALE DE TRAITEMENT 1 EST RELIEE AU PROCESSEUR D'AFFICHAGE VIDEO 4 PAR L'INTERMEDIAIRE D'UN UNIQUE BUS 12 SUR LEQUEL TRANSITENT EN PARTAGE TEMPOREL DES CHAMPS D'ADRESSES ET DES CHAMPS DE DONNEES 15 ET EN CE QU'IL COMPREND EN OUTRE UN CIRCUIT DE COMMANDE ET D'INTERPRETATION 27 CAPABLE, EN REPONSE A UN SIGNAL D'ATTRIBUTION ENGENDRE PAR LADITE UNITE CENTRALE, D'INTERPRETER UN CHAMP D'ADRESSE, COMME UN CHAMP D'ADRESSE PROPREMENT DIT OU COMME UN CHAMP DE COMMANDE POUR LE VDP.

Description

La presente invention concerne les systèmes de visualisation sur écran vidéo en mode graphique par balayage d'une trame ligne par ligne et point par point à l'aide de données binaires, l'image étant composée au préalable dans une mémoire à accès direct ou mé- moire de page.

Un tel système comporte en général une me- moire composite dont fait partie la mémoire de page, une unité centrale de traitement gérant la mémoire, les organes d'affichage proprement dits et les périphériques d'entrée des données à afficher ainsi qu'un processurde traitement vidéo qui est chargé d'exécuter certaines fonctions de traitement de l'image et également adapter les vitesses de traitement des divers périphériques à celle de l'unité centrale de traitement.

Un inconvénient des systèmes actuels consiste en ce que la rapidité de composition de l'image est tributaire de la vitesse de traitement de l'unité centrale qui est relativement lente.

L'un des buts de l'invention consiste à fournir un système de visualisation au moyen duquel cet inconvénient peut au moins partiellement être évité.

I1 est, par ailleurs, connu que dans une architecture utilisant un microprocesseur servant souvent d'unité centrale de traitement, l'accès à la mémoire morte contenant le programme ou à une mémoire vive contenant des données, s'effectue à l'aide de deux bus distincts, l'un transportant les champs de données, et l'autre les champs d'adresses. Un bus de commande permet d'émettre tous les signaux assurant l'accès à la mémoire (validation, lecture, écriture, etc.).Cette architecture présente un inconvénient majeur surtout lorsqu'on utilise des bus de données à 16 bits et un champ d'adressage supérieur à 64 kmots puisque le nombre de broches de l'unité centrale de traitement devientalors très élevé (supérieur à40 parexem- ple).

Les progrès de la technologie d-'intégration en vitesse et en densité ont permis d'améliorer les méthodes d'accès aux mémoires externes aux unités centrales de traitement afin de diminuer le nombre de broches des circuits intégrés constituant ces unités.

I1 a donc recemment ete possible d'utiliser non pas deux bus pour faire circuler les adresses et les données, mais un seul sur lequel transitent les champs d'adresses et de données en multiplexage temporel, chaque cycle de la mémoire externe correspondant à lexploitation d'un champ d'adresses puis d'un champ de données à l'aide de signaux de commande gérés dans l'unité centrale de traitement.

Le but poursuivi par l'invention et énoncé ci-dessus consiste à exploiter cette nouvelle technologie afin d'accroître la rapidité de traitement des signaux de composition de l'image et dans un second temps de décharger l'unité de traitement central d'un certain nombre de tâches pour le libérer et lui confier d'autres tâches qui peuvent alors être effectuées simultanément.

L'invention a donc pour objet un système de visualisation sur un écran vidéo en mode graphique par lequel l'information visuelle à afficher est définie sur l'écran par balayage point par point d'une trame, à partir d'une mémoire de-page contenant1 à un instant considéré, toutes les informations vidéo à afficher-,ce système compostant une unité centrale de traitement connectée à un ou plusieurs périphériques de réception de l'information vidéo à afficher et à un processeur d'affichage vidéo lui-même relié à une mémoire à accès direct contenant ladite mémoire de page et à une unité de commande d'affichage destinée à convertir l'information relative à l'image élaborée à partir de la mémoire en des signaux de commande de l'écran caractérisé en ce que l'unité centrale de traitement est reliée au processeur d'affichage vidéo par l'intermédiaire d'un unique bus sur lequel transitent er. partage temporel des champs d'adresses et des champs de données.

L'invention est exposée ci-après plus en détail à l'aide de dessins représentant seulement des modes d'exécution, sur lesquels:
la Fig. 1 est un schema très simplifié d'un système de visualisation suivant l'invention;
la Fig. 2 montre un diagramme des signaux~qui sont nécessaires pour le démultiplexage temporel des champs de données et des champs d'adresses circulant sur un bus à partage de temps;
la Fig. 3 est un schéma simplifié du processus d'affichage vidéo utilisé dans lesystème suivant l'invention;
les Fig. 4 à 6 représentent des schémas analogues à celui de la Fig. 3 d'autres configurations de fonctionnement du processus d'affichage;
la Fig. 7 est un diagramme explicatif d'une organisation de la mémoire de page du système de visualisation, en "plans mémoire";;
la Fig. 8 montre une autre configuration du processeur d'affichage;
la Fig. 9 est un schéma simplifié d'un bloc de modification d'image utilisé dans le processeur d'affichage;
la Fig. 10 montre une autre configuration de ce processeur; et
les Fig. liA et IlB illustrent par des diagrammes la fonction réalisée par le processeur dXaffichage lorsqu'il se trouve dans la configuration de la Fig. 10.

Avant d'examiner en détail les figures, on rappelle tout d'abord brièvement le principe de l'affichage en mode graphique sur un écran de visualisation.

L'image est créée au rythme de la fréquence de trame, et chaque trame est engendrée par balayage des lignes, comme cela est bien connu dans la techniquede la télévision.

Cependant, alors que pour le système vidéo classique, la commande des canons (rouge, vert, bleu) du tube image résulte de signaux purement analogiques, le système de composition des images dont il s'agit ici, commande ces canons par des signaux de nature binaire, en tout ou rien, ou éyentuellement dans un système plus évolué,par un circuit numérique qui permet d'obtenir une "palette de couleurs" avec toutes les nuances possibles de demi-teintes.

Ainsi, chaque ligne de la trame est composée d'un certain nombre de points (320 dans-un exemple typique) qui nécessitent chacun trois informations de couleur (R,V et
B) sur trois bits, ce qui revient au total à 120 octets par ligne à tracer sur l'écran et 30 octets par trame, si huit nuances de couleur sont utilisées.-
A chaque affichage d'une trame, synchronisé sur la base de temps vidéo, les octets contenant les données relatives à chaque point d'image sont lus dans une mémoire appelée "mémoire de page" à l0aide d'un processeur d'affichage vidéo ou V.D.P. (Video Display Processor) au moyen duquel certaines fonctions d'affichage peuvent être opérées. La mémoire de page est chargée par une unité centrale de traitement appelee ci-après c.P.U(Central
Processor Unit conformément à la désignation anglo-saxonne) en fonction de données d'entrée qui sont exprimées dans un langage standard dé diffusion de télétexte par exemple par canal de télévision ou voie téléphonique. Le V.D.P. permet également d'adapter l'une à l'autre les vitesses de traitement des organes d'affichage et du
C.P.U., de sélectionner dans un flot de données d'entrée des drapeaux de magazine ou de page, et autres fonctions analogues.

On a représenté sur la Fig. 1 l'architecture générale d'un tel système de visualisation. I1 comporte donc une unité centrale de traitement C.P.U. 1 quiet raccordée à une ou plusieurs sources d'information à afficher.

Il peut s'agir d'une ligne téléphonique 2 sur laquelle transite de l'information sous forme de télétexte, d'un clavier local 3 ou toute autre source possible telle que par exemple une unité de jeux vidéo. Le C,P.U. est raccordé par un processeur V.D.P. 4, lui-même connecté à une mémoire a. accès direct 5 dont une zone de mémoire constitue la mémoire de page. Le V.D.P. est connecté à l'écran d'affichage 6.La mémoire 5 communique avec le V.D.P. 4 par l'intermédiaire d'un bus d'adresses 7 et d'un bus de données 8,ce dernier étant relié à un circuit d'adaptation 9 (appelé "Didon" dans la littérature spécialisée) qui permet d'extraire d'un signal vidéo transmis par exemple par une porteuse haute fréquence de télévision par ligne hertzienne, l'information de télétexte multiplexée avec des signaux de télévision d'un canal de télévision habituel système "Antiope" par exemple). Le circuit d'adaptation 9 reçoit son signal d'entrée d'un récepteur 10. lui-même relié à une antenne 11.Pour une description sommaire du système "Antiope" on peut se réf é- rer à.un article de l'ouvrage "La Technique de 1'Ingénieur"
Fascicule E. 3129).

Suivant l'invention, le C.P.U. 1 et le V.D.P. 4 sont interconnectés par un bus commun 12 sur lequel peuvent circuler, avec partage dans le temps, des champs d'adresses et des champs de données, l'affectation de ces champs d'information étant commandée dans le C.P.U. 1 à l'aide d'un signal CM (commande de mode) qui est engendré en sup pliement des signaux habituels de verrouillage d'adresse
AL (Adress Latch) de validation de données-EN (Enable) et de lecture, écriture R/W (Read/Write), transitant sur une ligne de commande 13 Lorsque le signal CM est à 1 tout se passe comme si la mémoire RAM 5 était directement reliée au C.P.U. 1 et commandée par les signaux habituels
AL, EN et R/W.Par contre, lorsque le signal CM est "O" le champ d'adresseschargé par les signaux habituels est interprété comme une commande pour le processeur 4.

La Fig. 2 montre un diagramme temporel d'un cycle de mémoire. On voit que le signal qui circule sur le bus 12 est multiplex dans le temps et comporte pour chaque cycle mémoire un champ d'adresses 14 et un champ de données 15, l'affectation du bus 12 à un champ d'adresses ou à un champ de données étant commandée respectivement par les signaux AL, RW et EN indiqués par les références 16, 17 et 18.

Plus précisément, les informations contenues dans les champs d'adresses 14 provenant du C,P,U. peuvent être utilisées de deux manières:
1. Elles peuvent contenir des adresses proprement dites moyennant quoi le champ de données suivant-le champ d'adressés considéré est mémorisé dans la mémoire 5 en transitant à travers le V.D.P 4 et ce à l'adresse contenue dans ce champ d'adresses qui a également été autorisé à transiter à travers ce V.D.P. (CM à 1).

2. Elles peuvent contenir des commandes de fonctions d'affichage particulières moyennant quoi le V.D.P. est mis dans une configuration particulière pour cette fonction, le champ de données suivant étant alors traité selon la fonction correspondante (CM à 0).

La Fig. 3 montre l'architecture générale du V.D.P.

4 capable de traiter les champs d'adresses du C.P.U,1 en tant que commandes de fonctions d'affichage et également d'adopter une configuration transparente lorsque le CaP.

U.1 fournit des champs d'adresses et de données destinés directement à la mémoire 5 ou reçoit des données de celle-ci en fonction des adresses qu'il applique directement à cette mémoire.

Le V.D.P. 4 comprend un bus interne 19 sur lequel circulent tous les échanges d'information qui ont lieu entre le C.P.U.1, la mémoire 5 et le dispositif d'affin chage proprement dit (écran 6).

Le bus interne 19 qui est bidirectionnel transmet des champs d'adresses et des champs de données en temps partagé sous la commande d'un dispositif 20 d'accès direct à une mémoireçappelée ci-après D.M.A. Ce dispositif peut être du type décrit dans la demande de brevet français nO 77=31 140 déposée le 17 Octobre 1977 par la
Demanderesse Il coopère avec une base de temps 21 qui est synchronisée avec le balayage de l'écran 6.

Le COP.Ut 1 est raccordé au V.D.P. 3 par le bus 12qui est connecté en parallèle à un jeu de quatre registres 22, 23, 24 et 25 Le registre 22 est un registre de données dans lequel chaque champ de données est emmagasiné temporairement avant de transiter sur le bus interne 19 vers la mémoire 5. Ce registre sert également à transmettre les champs d'adresses destinés à adresser directement cette mémoire, c' est-à-dire ceux qui ne désignent pas des fonctions pour le V.D.P. 3.

Le registre 23 est un registre de masque et est chargé notamment à emmagasiner un nombre binaire qui est décrémenté au fur et à mesure du déroulement de 1Pexécu- tion de la fonction considérée.

Le registre 24 est un registre de contrôle. I1 intervient pour l'exécution d'une autre fonction dans le
V.D.P., comme décrit par la suite.

Le registre 25 est un registre de transfert d'un code de fonction représenté par un champ d'adresses fourni par le C.P.U. 1 dont le contenu représente une fonction spécifique à exécuter. Ce registre n'est déclenché que lorsque le C.P.U. indique que le champ d'adresses considéré doit rendre le TP.D.P. non transparent et apte à exécuter une fonction donnée.Le registre 25 de transfert des codes de fonction est connecté à un décodeur 27 recevant la sorie du- registre 25 et fournissant sélectivement à la réception d'un code donné, des signaux de validation sur des sorties 28 qui sont raccordés aux registres du
V.P.D. et ce sous la commande de la ligne 26 sur laquelle transitele signal CM En a autres termes, chaque code reçu permet d'envoyer sur un certain nombre de sorties 28 des signaux de validation activant les registres du V.P.D.

qui interviennent au cours de l'éxécution de la fonction représentée par le code ayant transité à travers le registre de transfert 25 en provenance du C.P.U.1 Le décodeur comporte une sortie particulière 29 qui est destinée à activer le DeM*Ao 20 lorsque celui-ci doit assurer le contrôle interne du V.D.P. et plus spécialement assurer le partage temporel du bus 19.

Le registre de contrôle 24 ainsi qu'un registre d'état 30 qui contient à chaque instant l'état interne du
V.D.P. et les commandes en cours d'exécution et un double registre intermédiaire 31a, 31b, sont tous connectés au bus 12. Le double registre 31a, 31h est connecté à une unité arithmétique et logique 32 ou ALU coopérant avec une pile de registres 33.

Le registre de masque 23 est raccordé à un circuit de modification 34 dont l'une des entrées et la sortie sont bouclées sur le bus interne 19. Ce bus est en outre relié côté mémoire 5 à des registres de données(35) et d'adresses (36) reliés directement à la mémoire 5.

Une interface de sortie 37 permet d'adapter les données d'affichage transitant sur le bus interne 19 en provenance de tous les circuits du V.D.P. et également du
C.P.U.1 et de la mémoire 5, aux circuits d'affichage proprement dit de l'écran 6.

La pile de registres 33 comporte les registres suivants:
B.A.P.A. - adresse de début de page
B.A.G.T. - adresse début de mémoire de gestion
B.A,M.T.. - adresse début mémoire tampon
A.C.M.T. - pointeur mémoire tampon affecté au
circuit Didon 9 (Fig. 1)
B.A.M.T.F.- pointeur de fin de mémoire tampon
A.C.M.P. - pointeur début mémoire tampon côté C.P.U.

A.C.P,A. - pointeur lecture mémoire de page
A.C.G.T - pointeur mémoire de gestion

P.X. <SEP> #
<tb> P.Y. <SEP> # <SEP> - <SEP> pointeurs <SEP> <SEP> de <SEP> traitement <SEP> C.P.U.
<tb>

I1 est à noter que le système de visualisation comporte de préférence une mémoire composite 5 dont fait partie la mémoire de page, la mémoire de gestion et une mémoire tampon, l'ensemble étant réalisé sur un circuit intégré unique. D'ailleurs, avantageusement, les limites affectées à ces mémoires dans ce circuit intégré ne sont pas physiquement définies mais uniquement déterminées par les adresses de début et/ou de fin de mémoire, ce qui confère une grande souplesse de fonctionnement à l'ensem- ble du système. Les limites peuvent donc varier au cours du traitement en fonction des besoins de mémorisation d'information du moment.

La mémoire tampon 5 (Fig. 1) est notamment destinée à adapter la vitesse de traitement du circuit Didon 9 à celle du C.P.U.1 comme décrit dans la demande de brevet français déposée le 12 Décembre 1980 sous le nO 80.26 393 au nom de la Demanderesse.

Pour expliquer le fonctionnement du circuit du
V.D.P.4 et de l'exploitation des fonctions d'affichage des images sur l'écran 6, on va se reporter successivement aux Fig. 3 à 8 sur lesquelles on a mis en évidence les connexions sur lesquelles transitent les informations lors de l'exécution de la fonction de composition considérée.

A - Fig. 3 - Accès direct à la mémoire 5 par le C.P.U.

(V.D.P. transparent).

Cette fonction est notamment destinée à la composition d'images sous la commande directe du C.P.U.,- à la mise à jour de la mémoire de page lors de la modification des images à afficher:et à l'exécution d'autres instructions pour lesquelles le V.D.P. n'a pas à intervenir. Le
V.D.P. est donc transparent au cours de l'exécution de cette fonction.

Le cycle se déroule de la façon suivante.

Lors de l'apparition du champ d'adresses en provenance du C.P.U. validé par le signal A;G , le signal C M étant à 1, le décodeur 27 déclenche une demande d'accès au circuit D.M.A. 20 pour que celui-ci génère un cycle d'accès au bus interne 19 qui permettra au V.D.P. devenu transparent d'accéder à la mémoire 5 à l'adresse définie dans le champ d'adresses du C.P.U. pour écrire une t2onnée qui sera contenue dans le champ de données.

Bien entendu, ce processus est réversible et le
C.P.U. peut aussi lire les informations dans la mémoire 5 au cours de l'exécution de cette fonction.

B - Fig. 4 - Accès aux registres "de programmation" du
V.D.P.

La Fig. 4 représente comment le C.P.U. peut accéder aux registres 23, 24, 30, 31a et 31b pour placer le V.D.P. dans une fonction prédéterminée. Dans ce cas, le signal C M est à zéro.

A la réception d'un champ de commande du C.P.U., le signal A L place ce champ dans le registre de sélection 25 et de là l'information correspondante est introduite dans le décodeur 27 dont les sorties permettent de valider l'un ou plusieurs des registres de programmation que l'on vient de mentionner.

Ainsi, en fonction du contenu du champ d'adresse, les commandes suivantes peuvent entre exécutées
L,D.R,C. - lecture ou écriture du registre de
ST.R.C. commande 24 de mode de fonctionnement
du V.D.P.

t.D.A ou L.D.B. - lecture ou écriture d'une
valeur
S.T.A. ou S.T.B. - dans les registres 31a ou 31b
qui sont exploités par l'unité
arithmétique et logique 32
pour effectuer une opération
de calcul.

L.D.S.T. - lecture ou écriture du registre d'état
S.T.S.T. 30 qui reflète le fonctionnement et les
.différentes étayes du traitement d'image
L.D.M.S,Q. - lecture ou écriture d'une valeur dans
S.T.M.S.Q. -- le registre de masque 23 afin de pou
voir déterminer les commandes de modi
fication de l'affichage d'image.

R.R.M.S.Q. - Ce signal détermine à l'aide du regis
R.L.M.S.Q. -- tre de masque une rotation vers la
gauche ou vers la droite d'une position
de la valeur du masque.

Bien-entendu, dans chacune de ces opérations, c'està-dire au cours de chaque cycle de C.P.U., le champ de commande est suivi d'un champ de données destiné à transférer des données au registre qui, à l'instant considéré, est-validé par le décodeur 27, ou au contraire, à placer dans ce champ les données que ce registre contenant auparavant
Lorsqu'une fonction est exécutée sur la base de la
Fig. 4, le V.D.P. n'est naturellement pas transparent, car le bus interne ne transmet ni donnees, ni adresses à la mémoire 5.

C - Fig. 5 - Accès à la pile de registres 33 déterminant
la partie de la mémoire 5 devant être adressée.

Le rôle des registres de la pile 33 a été décrit ci-dessus. Toutefois, au cours de l'exécution de cette fonction, certains seulement des registres de la pile peuvent être mis en oeuvre. Ils ont été marqués d'un astérique sur la Fig. 5.

Comme précédemment, le champ de commande provenant du C.P.U. 1 est envoyé dans le registre de sélection 25 qui transfère ce champ au décodeur 27. Comme le champ de données immédiatement suivant doit transiter sur le bus interne 19 à temps partagé, le décodeur déclenche le circuit D.M.A. 20 qui alloue un temps de transit à cette opération (le signal CM est à 0). Le décodeur valide également l'unité arithmétique et logique 32 qui reste cependant transparent puisqutil ne s'agit que d'inscrire le champ de données dans l'un des registres de la pile 33. L'unité 33 effectue alors l'opération F (E.A.) qui correspond à la transparence.

La lecture d'un champ de donnees dans l'un des registres de la pile 33 (en vue d'un transfert vers le
C.P.U. 1) est effectuée directement sous la commande du circuit D.M.A. 20, le contenu du registre considéré étant transféré dans le registre de données 22 en attendant d'être transféré sur le bus C.P.U. 12.

On peut executer différentes commandes grâce à cette configuration du V.D.P., à savoir:
L.P.D.A. lecture ou écriture de l'adresse de
S.T.P.A. - base de la page en cours d'affichage
L.D.G.T. lecture ou écriture de l'adresse de
S.T.G.T. base de la mémoire de gestion utilisée
pour l'affichage
L.D-.M.T. lecture ou écriture des adresses défi
S.T.M.T. nissant le début et la fin de la
L.D.M.T.F. mémoire tampon
S.T.M.T.F.

L.D.P.X. lecture ou écriture de valeurs courantes
S.T.P.X. stockées temporairement dans les poin
L.D.P.Y. - teurs Px et/ou Py utilisés par le
S.T.P.Y. C.P.U. pour le traitement de l'image.

D - Fig. 6 - Commande d'accès à des adresses de la mémoire
5 en fonction d'un critère présélectionné.

Cette fonction est réalisée sous la commande du
C.P.U. 1 à l'aide des registres Px ou Py de la pile 33, de l'unité 32 et de l'un ou l'autre des registres 31a ou 31b. Elle peut être utile pour opérer l'affichage d'une caractéristique particulière d'une image (barre verticale d'une certaine couleur, forme particulière graphique dont les caractéristiques sont contenues dans le C.P.U. ou encore une couleur particulière à visualiser sur tout ou partie de l'écran). Le signal CM est toujours à "0".

Par exemple, si une barre verticale est à afficher, il suffit de placer toutes les adresses dans la mémoire de page 5 qui correspondent à une distance déterminée de la marge gauche de l'image, les données correspondant à une certaine couleur. Ceci revient à placer les mêmes données à des adresses qui diffèrent d'une valeur 120 (nombre d'octets par ligne).

Si to-ut ou partie de l'écran doit être affiché avec une couleur identique, on peut employer cette fonction d'une façon commode. I1 convient à cet égard de se reporter à la Fig. 7 qui illustre une notion à laquelle fait appel cette fonction selon un aspect particulier de l'invention. Il s'agit de la notion "plan mémoire
La Fig. 7 représente schématiquement quelques octets de la première ligne de la mémoire de page contenue dans la RAM 5, ligne qui est destinée à être matEriali- see sur l'écran à la première ligne de la trame à l'instant considéré.

Les rectangles en-haut de la figure représentent les six premiers octets d'une rangée de la mémoire (ligne de l'écran) aux adresses 01...06 etc. (en hexadéci- mal). Chaque octet contient ainsi l'information de couleur pour huit points de l'écran, un "1" d'un bit de l'octet constituant par exemple la présence de la couleur et un "0" l'absence de celle-ci.On voit que pour afficher le rouge à tous les points de la rangée, il suffit que les adresses des octets soient à chaque fois majorées de 3 et que le champ de données des octets contienne toujours des "1, On obtient ainsi- fictivement des "plans mémoires" indiqués par des rectangles inférieurs de la Fig. 7, chaque plan représentant une couleur donnée de l'image (rouge, vert et bleu). Cette organisation de la mémoire de page à- laquelle d'ailleurs de nombreuses variantes peuvent être apportées peut être mise en oeuvre avec avantage grâce à- l'invention, l'exécution de la fonction étant décrite ci-après en se référant de nouveau à la
Fig. 6.

A l'arrivée d'un champ d'adresses (commande du
C.P.U.(CM = O), le décodeur 27 valide les registres néces- saires à l'aide du contenu de ce champ.

L'un.des registres validé peut êtrele pointeur Px ou le pointeur Py. Ensuite, il peut se produire la lecture ou l'écriture d'un champ de données à l'adresse contenue dans le pointeur Px ou Py sélectionnée sur le bus interne 19 sous la commande du circuit 20 qui règle le partage de temps du bus 19. L'adresse ainsi obtenue est transférée par le bus 19 dans le registre 36 pour sélectionner l'emplacement correspondant dans la mémoire 5.

Durant la même période, l'unité arithmétique et logique 32 calcule l'adresse du prochain accès en ajoutant la valeur A ou B à Px ou Py par la fonction F = EA + A ou
F = EA-+ B suivant que l'unité 32 travaille sur le contenu du registre 31a ou 31b validé respectivement par le décodeur 27.

Dans un deuxième temps la donnée correspondant à l'adresse sélectionnée est tran-sféree du registre 22 sur le bus 19 pour être chargee dans la mémoire à travers le circuit 35 ou vice versa de la RAM 5 sur le bus 19 à travers le circuit 35 pour être chargé dans le registre 22 en attente d'êtrelu par le C.P.U, 1.

En résumé, cette fonction correspond à l'exécution des commandes suivantes:
L.D.P.X. (A) - lecture ou écriture du champ
S.T.P.X. (A) de données à l'adresse de mémoire
contenue dans le pointeur ou registre
Px et transfert de Px + A dans ce
registre après accès (combinaison
avec registre 3ira).

Des commandes analogues L.D.P.X. (B) et S.T.P.X.

(B) concernant le registre 31b peuvent être exécutées.

E - Fig. 8 - Accès répétitifs aux plans mémoire.

Les avantages et la rapidité d"exécution obtenus grâce à. l'invention se font particulièrement sentir par la réalisation de la fonction illustrée sur la Fig. 8.

La commande dont il s'agit ici permet de charger dans un ou plusieurs plans mémoire de la mémoire de page une donnée constante, moyennant un nombre extrêmement réduit de cycles d'exécution du C.P.U. 1 (CM = 0).

Au cours d'une opération préalable, après traitement d'un champ de commande par le registre de sélection 25 et le décodeur 2i, le champ de données suivant provenant du C.P.U. 1 est chargé dans le registre de masque 23. Ce champ de données contient le nombre de chargements répétitifs à exécuter.

Leschampsd'adresses et de données suivants contenant l'adresse et la donnée à charger à cette adresse sont alors traités de la façon précedemment décrite à 1:aide des pointeurs Px ou Py, de l'unité arithmétique et logi que 32 et des registres 3ia ou 31b, le tout sous la commande du circuit 20 qui régit le bus interne 19 à temps partage (fonction L,D.P. x (À) N).

Le cycle interne, sans intervention du COP.U., est alors répété N fois, N étant la valeur chargée au cours du cycle C.P.U. précédent dans le registre- 23 comme on vient de le décrire.

A chaque accès de la mémoire, le DMA 20 décrémente par le conducteur DC le registre 23 jusqu.'à ce que la valeur N devienne égale à zéro. Le conducteur sur lequel transite la valeur N = O est raccordé au décodeur 27 afin que celui-ci puisse supprimer la commande sur la ligne 29 de demande d'accès au DMA 20.

Il est à noter que ce processus permet un chargement extrêmement rapide de la mémoire car un plan mémoire de 10 koctets demande un temps de chargement d'environ 1,5 ms alors que si on utilise le chargement séquentiel avant intervention du C.P.U. à chaque adresse, il faut environ 100 ms pour le même nombre d'octets.

F - Fig. 9, 10, liA et 11B - transferts ou modifications
de formes.

Pour. la compréhension de cette fonction, il est utile de se reporter à la Fig. 9 qui montre plus en détail le bloc de modification 34. Ce bloc comporte un circuit de traitement logique 38 dans lequel peuvent être exécutées des fonctions logiques sur 16 bits par exemple, à partir de deux signaux d'entrée sur 16 bits également.

Ces fonctions sont par exemple "vrai" (38a), OU (38b),
ET (38c), NON-ET (38d) et "inversion" (38e).

La sélection peut être effectuée par lUintennédiai- re de lignes de commande 39 qui forment des sorties du décodeur 27 (Fig. 9).

La première entrée 40a du circuit de traitement est raccordée au registre de masque 23 qui fournit à ce circuit l'information sur huit points d'image à afficher sur l'ecran. Cette information (signal M.S.Q. ou M.S.Q. de
Fig. llB) peut provenir par exemple d'une mémoire de formes, d'un générateur de caractères ou autre source analogue faisant de préférence partie de la mémoire 5.

L'entrée 40b du circuit de traitement est connectée à un registre de mémorisation ou mémoire de lecture 41 dans lequel est chargé le contenu de deux octets de la mémoire de page (mémoire 5) sur lesquels il convient d'opérer une modification. On rappelle que chaquebit de cette mémoire de page régit un point à afficher sur l'écran et que celle-ci est organisée de préférence en "plan mémoire" comme précédemment décrit.

Les sorties individuelles sur 16. bits du circuit de traitement logique 38 sont reliées à. un multiplexeur 42 dont la sortie multiplexée est raccordée au bus interne 19.

L'exécution de cette fonction de modification sera maintenant décrite à. l'aide d'un exemple particulier qui consiste, comme représenté sur la Fig. llA, à superposer à unendroit donné de l'image affichée sur l'écran une lettre A, a l'information qui y apparait à l'instant considéré. On ne décrira que lasuperposition de la barre supérieure horizontale l'opération étant poursuivie sur toute la zone intéressée de 1' image de la manière qui va être décrite.On comprend qu'en fait cette modification est opérée dans la partie mémoire de page de la mémoire 5 sur des données qui y sont stockées
Pour simplifier, la description correspond à huit points sur l'écran-dont les couleurs sont définies par le rectangle C1 de la Fig. liA, à l'aide de trois octets Oi, 02 et 03 appartenant respectivement aux plans R, V et B qui par leur combinaison donnent sur l'écran huit points ayant les couleurs suivantes Magenta, Cyan, Rouge,
Blanc, Bleu, Vert, Noir, Bleu. On suppose que la barre supérieure de la lettre A définie dans le rectangle 04 de la Fig. liA doit être superposée en rouge sur les huit points de C1.

A l'apparition du champ decommande provenant du
C..P.U. sur le bus 12, le registre 25 est validé par le signal AL sur la ligne 26 et le décodeur 27 valide les registres nécessaires à l'exécution de cette opération ainsi que le circuit DMA 20 qui alloue un intervalle de temps dans le bus interne 19 (CM = O). Au cours du cycle
C.P.U. précédent, l'adresse de 1' octet G1 (Fig. 11B) du plan rouge, relative aux points d'image à modifier1 a été introduite dans le registre Px.

L'information de octet 1 c'est-à-dire 1011.0000 est lue dans la mémoire et transférée sur le.bus interne 19 vers le registre 40 (Fig. 9) du circuit de modification 34.

Le champ de données suivant le champ d'adresses ou de commande considéré est envoyé dans le registre de masque 23 (octet 04 - 0011.1100). La fonction logique OU étant sélectionnée par le champ de commande à travers le registre 25 etle décodeur 27, le signal transitant sur les lignes'39, le circuit de traitement logique 38 effectue bit par bit l'opération logique OU sur les octets et et 04 ce qui donne l'octet 05 1011.1100. Ce résultat est ré-écrit à l'adresse Py de la pile des registres, le tout sous la commande du circuit D.M.A. 20.

Puis, c'est successivement aux informations des plans mémoire Vert et Bleu d'être traitées de la même façon, cependant que les signaux M.L. et M,S.Q, sont soumis à une opération ET ce qui donne lieu aux octets 6 et 07, respectivement.

Ensuite, lors de lVaffichage sur écran par combinaison des octets 05 et 07 on retrouve les points image dont les points intermédiaires sont tous de couleur rouge, comme représenté dans le rectangle C2 des -Fig. 11A et 1B.

Bien entendu, entre les procédures relatives aux plans mémoire R, V et B, le C.P.U-. 1 commande une opération de modification de adresse contenue dans le pointeur Py, cette modification étant réalisée par un cycle champ de commande-champ de données du C.P.U., le champ de données contenant la différence entre l'adresse Py initiale et la nouvelle adresse Py. L'opération du addition de cette différence a îu ancienne adresse.Py est réalisée à l'aide des registres 31a ou 31b et l'unité arithmétique et logique 32 comme décrit à propos de la Fig. 6.

Après traitement des octets dans les trois plans mémoire R, V, B correspondant au contenu des points image C1 devenus C2), le système peut procéder au même processus sur le groupe de huit points image situés audessous des points image C1 afin de superposer successivement l'ensemble des points concernant la lettre A sur les points qui ont été affichés. (I1 est à noter que dans ce gui précède, le terme "point image" désigne un point écrit à partir des trois canons R, V et B du tube image).

Il est à noter également que le processus que l'on vient de décrire peut être répété EN fois comme décrit à propos de la Fig. 8 à condition de prévoir un registre de masque 23 double pour enregistrer, l'un le nombre de répétitions à exécuter et l'autre les 16 bits de la figure à ajouter ou superposer à l'image.

On conçoit également que l'on peut très facilement opérer une inversion de couleur de limage en utilisant la fonction "inversion3' 37e du circuit de traitementlogique 38 de la Fig. 9.

I1 est clair que d'après la description qui précède, l'invention apporte l'davantage considérable de pouvoir exécuter pratiquement toutes les fonctions de trai ement de l'image dans le V.D.P. lui-même en ne faisant appel qu'à des commandes uniquement élaborées dans le C.P.U. par programmation. Le C.P.U. est donc déchargé de la plupart de ces fonctions et peut pendant leur exécution être affecté à d'autres taches En outre, le cycle C.P.U. étant relativement long, on peut gagner considérablement en temps d'élaboration des information d'image, l'affichage pouVant être exécuté tres rapidement et pratiquement instantanement pour l'observateur de l'écran. Enfin, la programmation d'un magazine à afficher est considérablement allégée.

Claims (9)

- REVENDICATIO:JS

1.- Système de visualisation sur un écran vidéo (6) en mode graphique par lequel l'information visuelle à afficher est définie sur l'écran par balayage point par point d'une trame,à partir d'une mémoire de page contenant, à un instant considéré, toutes les informations vidéo à afficher, et à un processeur d'affichage vidéo (4) lui-même relié à une mémoire à accès direct contenant ladite mémoire de page et à une unité de commande d'affichage (37) destinée à convertir l'information relative à l'image élaborée à partir de la mémoire (5) en des signaux de commande de l'écran (6), carac terisé en ce que l'unité centrale de traitement (11) est reliée au processeur d'affichage viédo (4) par l'interne médiaire d'un unique bus (12) sur lequel transitent en partage temporel des champs d'adresses (14) et des champs de données (15) et en ce qu'iL comprend en outre un circuit de commande et d'interprétation (27) capable, en réponse à un signal d'attribution (CM) engendre par ladite unité centrale, d'interpréter un champ d'adresse comme un champd'adresse proprement dit ou comme un champ de commande pour le V.D.P.

2.- Système suivant la revendication 1, caractérisé en ce que lesdits champs de commande déterminent des fonctions de composition de l'image devant être affichée sur l'écran (6).

3.- Système suivant la revendication 2, caractérisé en ce que le circuit de commande et d'interprétation comprend un décodeur (27) comportant plusieurs sorties de validation (28) destinées à transmettre des signaux d'initiation de fonctions de composition d'image dans le processeur d'affichage vidéo (4), ce décodeur étant en outre relié à l'unité centrale de traitement (1) par un conducteur de validation (26) sur lequel circule ledit signal d'attribution (CM)

4.- Système suivant la revendication 3, caractérisé en C2 que ledit décodeur (27) est relié au bus (12) connectant l'unité centrale de traitement (1) au proces- seur d'affichage vidéo (4) par l'intermédiaire d'un registre (25) qui est activé par le signal de verrouillage d'adresse (A1) provenant de cette unité centrale de traitement (1).

5.- Système suivant l'une quelconque des revendications précédentes, caractérisé en ce que le processeur d'affichage vidéo (4) comporte un bus de transfert interne (19) reliant à travers ce processeur (4) l'unité centrale de traitement < I) à ladite mémoire (5) par une liaison bidirectionnelle, et en ce que la' circulation des données et des adresses sur ce bus est commandée avec partage temporel.

6.- Système suivant la revendication 5, caractérisé en ce que ledit processeur vidéo (4) comporte un circuit de commande de partage temporel (20) qui régit la circulation des informations sur le bus interne (19).

7.- Système suivant la revendication 6, caractérisé en ce que le circuit de commande de partage temporel (20) est relié au circuit de commande et dginterpréta- tion (27) pour qu'il puisse attribuer un temps de cycle au bus interne (19) lorsque des informations doivent circuler en temps partagé sur ce bus interne (19).

8.- Système suivant l'une quelconque des revendications 1 à 7, caractérisé en ce que ledit processeur d'affichage vidéo comprend une pile de registres (33) destinés à contenir des adresses délimitant des zones de ladite mémoire affectée à des fonctions prédéterminées, une unité arithmétique- et logique (32) pour opérer sur ces adresses des calculs prédéterminés destinésà modifier la composition de l'image à afficher et une interface d'affichage (37) établissant la communication entre le processeur (4) et l'écran (6), ladite pile de registres (33) et ladite unité arithmétique et logique (.32) étant reliées audit bus interne (19) et au circuit de commande et d'interpétation (27) pour être validées par des champs d'adresse interprétés comme des commandes et provenant de l'unité centrale de traitement (1).

9.- Système suivant la revendication 8, caractérisé en ce que ledit processeur d'affichage vidéo comprend un registre de contrôle (24), un registre d'état (30) et au moins un registre tampon (31a, 31b), tous connectés au bus (12) de alunite centrale de traitement (1) et en ce que le registre tampon < 31a, 31b) est relié à l'unité arithmétique et alogique pour que cette derniè- re puisse effectuer des opérations logiques sur une adresse courante et une adresse précédente emmagasinées dans des registres (Px ou Py) de la pile de registres (33).

10.- Système suivant la revendication 9, caractérisé en ce que la pile de registres (33), l'unité aritmé- tique et logique (32)., le registre de contrôle (24),- le registre d'état (30) et le ou les registres tampon (31a, (3 lob) sont connectés aux sorties de validation dudit décodeur (27).

il.- Système suivant l'une quelconque des revendications 3 à 10, caractérise en ce que ledit processeur d'affichage vidéo (4) comprend en outre un registre de masque (23) connecté audit bus (12) de l'unité centrale de traitement (1) et destiné à contenir un nombre correspondant à une répétition d'une fonction de composition de l'image à exécuter par le processeur (4), ce registre de masque (23) étant également relié au décodeur (27) pour, le cas échéant, être validé par celuici.

12.- Système suivant la revendication ll lorsqu'elle dépend de l'une quelconque des revendication 6 à 10, caractérisé en ce que ledit registre de masque (23) est connecté audit circuit de commande de partage temporel (20) qui est destiné à decrémenter le nombre que contient ce registre, à chaque cycle effectué d'une répétition ou autre fonction de composition analogue, et en ce que ledit registre de masque (23) est également relie audit décodeur (27) pour supprimer les signaux de validation aux sorties (28) de ce dernier lorsque le contenu du registre atteint la valeur zéro.

13.- Système suivant l'une quelconque des revendictions 3 à 11 caractérisé en ce que ledit processeur d'affichage vidéo (4) comporte des moyens (34) pour opérer des modifications de composition de l'image à afficher par combinaison logique des données d'image déjà mémorisées dans ladite mémoire (5) et de données d'image modificatives qui lui dont appliquées par ladite unité centrale de traitement (1)

Ç Système suivant la revendication 138 caractérisé en ce que lesdits moyens de modification (34) comprennent une première entrée (40a) les reliant à ladite unité centrale de traitement (1) et une seconde entrée le reliant audit bus interne (19) du processeur d'affichage vidéo (5) e sa sortie étant également reliée audit bus, en ce qu'il comporte une entrée de sélection de fonction logique (39) connectée audit décodeur (27) ainsi qu'un réseau de circuits logiques (38a à 38e) pour 1 'exécution des fonctions logiques sur les adresses qui lui sont appliquées sur ses deux entrées au cours de l'exécution d'une fonction de modification.