JPS59208652A - Digital control device - Google Patents
Digital control deviceInfo
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- JPS59208652A JPS59208652A JP58083578A JP8357883A JPS59208652A JP S59208652 A JPS59208652 A JP S59208652A JP 58083578 A JP58083578 A JP 58083578A JP 8357883 A JP8357883 A JP 8357883A JP S59208652 A JPS59208652 A JP S59208652A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G—PHYSICS
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- G06F11/00—Error detection; Error correction; Monitoring
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Abstract
Description
【発明の詳細な説明】
この発明は、切換可能に並列運転される主系及び待機系
をもつディジタル制御装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital control device having a main system and a standby system that are switchably operated in parallel.
従来、この種の装置として第1図に示すものがあった。Conventionally, there has been a device of this type as shown in FIG.
図において1は制御装置、2はこの制御装置1により制
御されるプロセスである。In the figure, 1 is a control device, and 2 is a process controlled by this control device 1.
制御装置1は、それぞれ主系又は待機系として機能する
中央処理ユニット(以下、CPUという)31,4、プ
ロセス入出カニニット(以下、PIOという)5.2つ
のCPU3.4とPIO5とを相互接続する入出力(I
lo)バス6、及び2重系切換回路7より構成される。The control device 1 interconnects central processing units (hereinafter referred to as CPUs) 31 and 4, process input/output unit (hereinafter referred to as PIO) 5, and two CPUs 3.4 and PIO 5, each functioning as a main system or a standby system. Input/output (I
lo) It is composed of a bus 6 and a dual system switching circuit 7.
2重系切換回路7はCPU3.4からのエマ−ジエンシ
ーリレー出力A、Bを入力し、一方CPU切換指令なP
IO5に供給している。The dual system switching circuit 7 inputs the emergency relay outputs A and B from the CPU 3.4, and also receives the CPU switching command P.
Supplied to IO5.
CPU3.4は主系又は待機系として機能するが、同一
のハードウェア、即ち演算処理装置8、計算機結合装置
9及びバスドライバ10よりなつて(・る。Although the CPU 3.4 functions as a main system or a standby system, it is composed of the same hardware, that is, an arithmetic processing unit 8, a computer coupling device 9, and a bus driver 10.
計算機結合装置9(以下、CLAとい5)はもう一方の
CPU3のCLA9に接続され、バスドライバ10は■
10バス6に接続されている。The computer coupling device 9 (hereinafter referred to as CLA 5) is connected to the CLA 9 of the other CPU 3, and the bus driver 10 is
10 bus 6.
PIO5は、パスレシーバ11 及[7’ロセス入出力
装置12から構成され、パスレシーバ11はI10バス
6に、またプロセス入出力装置12はプロセス2及び2
重系切換回路Iに接続されている。The PIO 5 is composed of a path receiver 11 and a process input/output device 12. The path receiver 11 is connected to the I10 bus 6, and the process input/output device 12 is connected to the processes 2 and 2.
Connected to heavy system switching circuit I.
CPU3.4は共にPIO5より入力されるプ四セス入
出力値、及び2重系切換回路7の出力状態により所定の
プロセス制御の演算を行ない、その結果をPIO5に出
力する。The CPU 3.4 performs predetermined process control calculations based on the process input/output values inputted from the PIO 5 and the output state of the dual system switching circuit 7, and outputs the results to the PIO 5.
I10/(ス6は同時に2つ以上のバスドライバ10、
パスレシーバ11を接続できるマルチボート性を有して
いるため、CPtJ3.4はいずれも自由にPIO5に
入出力のアクセスができる。I10/(bus 6 simultaneously supports two or more bus drivers 10,
Since the CPtJ3.4 has multi-port capability to connect the path receiver 11, any CPtJ3.4 can freely access the PIO5 for input/output.
2重系切換回路7は、CPU3及び4のエマ−ジエンシ
ーリレー出力A及びBを入力しており、PIO5に主系
として動作するための制御指令、待機系として動作する
ための待機指令を出力する構成をもつ。CPU3,4は
PIO5を介してこれら2重系切換回路7の出力信号を
読み取ることができる。The dual system switching circuit 7 inputs the emergency relay outputs A and B of the CPUs 3 and 4, and outputs a control command for operating as a main system and a standby command for operating as a standby system to PIO 5. It has a configuration that The CPUs 3 and 4 can read the output signals of these dual system switching circuits 7 via the PIO 5.
CPU3.4は等しいソフトウェア構成を有し、そのフ
ローチャートを第2図に示す。このソフトウェアはオペ
レーティングシステム20、制御クスク21及びCLA
受信タスク22より構成されている。CPU 3.4 has the same software configuration, the flowchart of which is shown in FIG. This software includes an operating system 20, a control program 21 and a CLA
It consists of a receiving task 22.
制御タスク21はオペレーティングシステム(以下、O
8という)20よりあらかじめ決められた制御周期毎に
定周期で起動され、PIO入力処理及び制御演算処理を
行なう。さらに、2重系切換回路Iが自系のCPU3又
は4に対し制御指令を出力しているときは、即ち主系と
して制御中のときはPIO出力処理及び制御データCL
A送信処理を行なう。逆に待機系として自系のCPU3
又は4に対し待機指令が出力されているときは、PIO
出力処理、制御データ送信処理はバイパスし、CLA受
信データ取込み処理のみを行なう。The control task 21 is an operating system (hereinafter referred to as O
8) 20 at regular intervals at predetermined control cycles, and performs PIO input processing and control calculation processing. Furthermore, when the dual system switching circuit I is outputting a control command to the CPU 3 or 4 of its own system, that is, when it is being controlled as the main system, PIO output processing and control data CL
Perform A transmission processing. On the other hand, CPU3 of the own system is used as a standby system.
Or when a standby command is output for 4, PIO
Output processing and control data transmission processing are bypassed, and only CLA reception data acquisition processing is performed.
CLA受信タスク22は他系のCPU3又は4からの制
御データ送信時に発生するCLA入力割込により起動さ
れる。The CLA reception task 22 is activated by a CLA input interrupt that occurs when control data is transmitted from the CPU 3 or 4 of another system.
次に、2重系切換回路7がCPU3に対し制御指令を、
CPU4に対し待機指令を出力している場合の動作につ
いて説明する。このときCPU3では第2図に示す制御
中7ラグがYE8″となり待機中フラグが′NO”とな
り、逆にCPU4では制御中フラグが”NO”となり、
待機中フラグが’YES”となっている。従ってCPU
3ではPIO入力処理、制御演算処理、PIO出力処理
、制御データCLA送信処理が実行される。すなわちC
PU3はプロセス2を制卸するとともに、すべての制御
演算データ(PIO入力値、ロジカル中間値、アナログ
中間値及びPIO出力値)をCPU4にCLA9を介し
て転送出力している。Next, the dual system switching circuit 7 issues a control command to the CPU 3.
The operation when a standby command is output to the CPU 4 will be explained. At this time, in the CPU 3, the control-in-progress 7 lag shown in FIG.
The standby flag is 'YES'. Therefore, the CPU
3, PIO input processing, control calculation processing, PIO output processing, and control data CLA transmission processing are executed. That is, C
The PU 3 controls the process 2 and transfers and outputs all control calculation data (PIO input value, logical intermediate value, analog intermediate value, and PIO output value) to the CPU 4 via the CLA 9.
一方、cpu4では、CPU3が制御データCLA送信
処理を実行するにともないCLA入力割込みが発生して
CLA受信タスクが起動され、CPU3からの制御演算
データなCLA受信データバッファエリアにストアする
。CPU4の制御タスクでも、PIO入力処理、制御演
算処理は実行されるが、実行後CLA受信データ取込み
処理が行なわれる。CLA受信データ取込み処理はCL
A受信データバッファエリアの内容を制御演算データエ
リアに取り込み処理であり、この処理を実行することで
、CPU4の有する制御演算データとCPU3のものと
同一となる。従ってCPU3がダウ/しても、両者間の
データに差異がない限り、CPU4は、バンプレスに制
御をバックアップすることが可能となる。On the other hand, in the CPU 4, as the CPU 3 executes the control data CLA transmission process, a CLA input interrupt is generated, a CLA reception task is activated, and the control calculation data from the CPU 3 is stored in the CLA reception data buffer area. The control task of the CPU 4 also executes PIO input processing and control calculation processing, but after execution, CLA reception data acquisition processing is performed. CLA reception data import processing is done by CL.
This is a process of importing the contents of the A reception data buffer area into the control calculation data area, and by executing this process, the control calculation data held by the CPU 4 becomes the same as that of the CPU 3. Therefore, even if the CPU 3 goes down, the CPU 4 can back up control without bumping as long as there is no difference in data between the two.
各CPU3,4のエマ−ジエンシーリレー出力A、Bは
、メモリパリティエラー発生、不正命令、ウオッチドグ
タイマのオーバーフローなどの自己診断機能によるエラ
ー検出により付勢される。2重系切換回路7は、各CP
U3.4のエマ−ジエンシーリレー出力A、Hの状態か
らCPU3.4に対する制御指令及び待機指令の出力の
要否を判断するが、これらの対応関係を次の表に示す。The emergency relay outputs A and B of each CPU 3 and 4 are energized when an error is detected by the self-diagnosis function, such as occurrence of a memory parity error, illegal instruction, or watchdog timer overflow. The dual system switching circuit 7
The necessity of outputting a control command and a standby command to the CPU 3.4 is determined from the states of the emergency relay outputs A and H of U3.4, and their correspondence is shown in the following table.
従来の、制御装置は以上のように構成されているので、
2つのCPUのいずれか一方又は両方に何らかの異常が
発生したことにより、主系のcPUの演算結果と、主系
のCPUからの演算値データをもとにした待機系のCP
Uの演算結果の間に相異が生じていてもCPU切換指令
があれば、無条件にCPUの切換えが実行されてしまう
ので、プロセスに好ましくない影響を与える欠点があっ
た。Since the conventional control device is configured as described above,
Due to some abnormality occurring in one or both of the two CPUs, the standby CPU uses the calculation results of the main CPU and the calculation value data from the main CPU.
Even if there is a difference between the calculation results of U, if there is a CPU switching command, the CPU will be switched unconditionally, which has the disadvantage of having an undesirable effect on the process.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、主系のCPUが待機中のCPUに
出力する制御出力値と、自分自身の演算で得られた制御
演算結果とを比較し、両者の間に相異があれば、外部に
警報を出すとともに、主系のCPUから送られてくる演
算データにトラッキングする動作を中断し、内部の演算
データをPIOから入力するプロセス値にトラッキング
させる機能を備えることにより、CPU切換時に上記の
ような相異が原因となって被制御プロセスにプロセス制
御上で好ましくないショックを与えることを防止できる
ディジタル制御装置を提供することを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and it is possible to combine the control output value that the main CPU outputs to the standby CPU and the control calculation result obtained by its own calculation. If there is a difference between the two, an alarm is issued to the outside, the operation of tracking the calculation data sent from the main CPU is interrupted, and the internal calculation data is input from the PIO. The purpose of the present invention is to provide a digital control device that can prevent undesirable shocks from being caused to the controlled process in terms of process control due to the above-mentioned differences when switching CPUs by having a function of tracking values. It is said that
以下、この発明の一実施例を図について説明するO
この発明装置のハードウェア構成は第1図に示す従来の
ものと同じである。この発明装置のソフトウェア構成を
第4図のフローチャートに示す。Hereinafter, one embodiment of the present invention will be described with reference to the drawings. The hardware configuration of the device of this invention is the same as the conventional one shown in FIG. The software configuration of this invention device is shown in the flowchart of FIG.
第3図では第2図の従来のものに比較し、制御出力比較
プログラムが追加されている。In FIG. 3, compared to the conventional one shown in FIG. 2, a control output comparison program has been added.
制御出力比較プログラムは主系のCPU3又は4から出
力される弁開度設定値などの操作出力と、主系のCPU
3又は4から転送されてきた制御データとプロセス入力
値とに基づき、待機系のCPU4又は3で演算された操
作出力演算値との間の差異の有無を調べる。これが有り
ならば、待機系のCPU4又は3は、外部に警報を出力
するとともに自分自身のメモリ内容をPIO5から入力
するプロセス値にトラッキングさせ、CLA受信データ
取込処理をバイパスさせる。The control output comparison program compares the operation output such as the valve opening setting value output from the main system CPU 3 or 4 and the main system CPU.
Based on the control data transferred from CPU 3 or 4 and the process input value, the presence or absence of a difference between the operation output calculation value calculated by standby CPU 4 or 3 is checked. If this exists, the standby CPU 4 or 3 outputs an alarm to the outside, tracks its own memory contents to the process value input from the PIO 5, and bypasses the CLA reception data acquisition process.
2重系切換回路7、PIO5などハードウェア動作は従
来と同じである。またソフトウェア構成についてもos
20、制御タスク21、CLA入カタカタスク22構成
は従来と同じであるが、ソフトウェアの動作を発明例に
ついて以下説明していく。Hardware operations such as the dual system switching circuit 7 and PIO 5 are the same as before. Also, regarding the software configuration, OS
20, control task 21, and CLA input Kataka task 22 The configurations are the same as those of the prior art, but the operation of the software will be explained below using an example of the invention.
主系のCPU3又は4ではPIO入力処理、制御演算処
理、PIO出力処理及び制御データCLA送信処理が実
行される。すなわち主系のCPU3又は4はプロセス2
を制御するとともに、制御データを待機系のCPU4又
は3にCLi2を介して転送出力する。The main CPU 3 or 4 executes PIO input processing, control calculation processing, PIO output processing, and control data CLA transmission processing. In other words, main CPU 3 or 4 is process 2.
It also transfers and outputs control data to the standby CPU 4 or 3 via the CLi2.
一方待機系のCPU4又は3ではCLA受信タスクが起
動され主系のCPU3又は4からの制御演算データをC
LA受信バッファエリアにストアする。On the other hand, in the standby system CPU 4 or 3, a CLA reception task is started and the control calculation data from the main system CPU 3 or 4 is sent to the CLA reception task.
Store in LA reception buffer area.
待機系のCPU4又は3においても制御タスクでPIO
入力処理、制御演算処理が実行され、実際にはPIO出
力はされないが弁操作信号などの制御出力値が演算され
る。待機系のCPU4又は30制御演算はPIO入力値
と主系のCPU4又は3からの制御演算データをもとに
して行なわれるため、待機系のCPU4又は3のノ・−
ドウエア、ソフトウェアが正常な限り、その制御出力演
算値が主系のCPU4又は3の値とほぼ同一の値になる
。また、これらの値が常に同一の値になることがCPU
4から3へ又はその逆への切換えをノくンプレスに行な
うための必要条件である。PIO is also performed by the control task in standby CPU 4 or 3.
Input processing and control calculation processing are executed, and although PIO output is not actually performed, control output values such as valve operation signals are calculated. Since the standby system CPU 4 or 30 control calculation is performed based on the PIO input value and the control calculation data from the main system CPU 4 or 3, the standby system CPU 4 or 3 no.
As long as the hardware and software are normal, the calculated control output value will be approximately the same as the value of the main CPU 4 or 3. Also, the CPU ensures that these values are always the same.
This is a necessary condition for seamlessly switching from 4 to 3 or vice versa.
制御出力比較プログラムは待機系のCPt14又は3で
のみで実行され、I10ノくス6を介して読み込んだ主
系のCpU3又は4からのPIO出力値と待機系のCP
U4又は3での制御出力演算値との間の相異の有無を調
べ、もし有りで、待機系のCPU4又は3のメモリ内容
をPIO5力)も入力するプロセス値にトラッキングさ
せるとともに、CLA受信データ取込み処理ノ(イノく
スを指令する。The control output comparison program is executed only on the standby system CPt14 or 3, and compares the PIO output value from the main system CPU3 or 4 read through the I10 node 6 with the standby system CP
The presence or absence of a difference between the control output calculation value in U4 or 3 is checked, and if there is, the memory contents of the standby CPU 4 or 3 are tracked to the input process value, and the CLA reception data is also tracked to the input process value. Command the import processing (Innox).
プロセス2へのトラッキング動作は、プロセス2かも逆
算できる量については内部メモリデータを逆算値にトラ
ッキングさせ、逆算不可能なデータについてはあらかじ
め与えられた)くターンデータにトラッキングする。In the tracking operation for process 2, internal memory data is tracked to the backward calculation value for quantities that can be calculated backwards, and data that cannot be calculated backwards is tracked to turn data given in advance.
以上のように、この発明によれば、主系のcpUからの
制御出力値と待機系のCPUの制御出力演算値との相異
の有無を調べ、相異があるときは待機系のCPUをプロ
セス値にトラッキングさせる回路を備えたので、例えば
CLAなとのハードウェアの事故ブよとにより、CPU
バックアップ動作に伴って発生する異常を防ぐことがで
き、信頼性の高い制御が得られる効果がある。As described above, according to the present invention, it is checked whether there is a difference between the control output value from the main CPU and the control output calculation value of the standby CPU, and if there is a difference, the standby CPU is Since it is equipped with a circuit that tracks process values, the CPU
This has the effect of preventing abnormalities that occur with backup operations and providing highly reliable control.
第1図は、ディジタル制御装置のブロック図、第2図は
第1図に示す装置の動作を示すフローチャート、第3図
は2重系切換回路の入出力信号を示す図、第4図はこの
発明の一実施例による装置の動作を示すフローチャート
である。
2・−・プロセス、3.4−・・中央処理ユニット(C
PU)、5−・PIO16・・−I10バス、7・・・
2重系切換回路、8・・・演算処理装置、9・・・計算
機結合装置(CLA)、10・・・バスドライバ、11
・・・パスレシーバ。
なお、図中同一符号は同−又は相当部分を示す。
率 l 図
第 3 図
−307Fig. 1 is a block diagram of the digital control device, Fig. 2 is a flowchart showing the operation of the device shown in Fig. 1, Fig. 3 is a diagram showing input/output signals of the dual system switching circuit, and Fig. 4 is a diagram showing the operation of the device shown in Fig. 1. 3 is a flowchart showing the operation of an apparatus according to an embodiment of the invention. 2.--Process, 3.4--Central processing unit (C
PU), 5-・PIO16...-I10 bus, 7...
Dual system switching circuit, 8... Arithmetic processing unit, 9... Computer coupling device (CLA), 10... Bus driver, 11
...pass receiver. Note that the same reference numerals in the figures indicate the same or equivalent parts. Rate l Figure 3 Figure-307
Claims (1)
系としてプロセスを制御するために並列運転され、切換
指令の受は取りに応答して主系から待機系へ又はその逆
へ切換えられる第1及び第2の中央処理ユニットと、上
記第1又は第2の中央処理ユニットから異常検出信号を
受は取ったときは上記第1及び第2の中央処理ユニット
を主系から待機系へ又はその逆へ切換えるための上記切
換指令を出力する切換回路とを備えたディジタル制御装
置において、上記第1及び第2中央処理ユニツトは待機
系にあるときは主系からの上記プロセス制御機能に関連
する主系データを受は取り、この主系データとこの主系
データに対応する待機系データとを比較し、両者に相異
が検出されたときは上記プロセスのプロセス値にトラッ
キングする機能を有することを特徴としたディジタル制
御装置。The first system has the same process control function and is operated in parallel to control the process as the main system and standby system, respectively, and is switched from the main system to the standby system or vice versa in response to receiving a switching command. and a second central processing unit, and when an abnormality detection signal is received from the first or second central processing unit, the first and second central processing units are switched from the main system to the standby system or vice versa. In the digital control device, the first and second central processing units are connected to the main system related to the process control function from the main system when the first and second central processing units are in the standby system. It is characterized by having a function of receiving data, comparing this main system data with standby system data corresponding to this main system data, and tracking the process value of the above process when a difference is detected between the two. digital control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58083578A JPS59208652A (en) | 1983-05-11 | 1983-05-11 | Digital control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58083578A JPS59208652A (en) | 1983-05-11 | 1983-05-11 | Digital control device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59208652A true JPS59208652A (en) | 1984-11-27 |
Family
ID=13806377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58083578A Pending JPS59208652A (en) | 1983-05-11 | 1983-05-11 | Digital control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59208652A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH028938A (en) * | 1988-06-28 | 1990-01-12 | Nippon Signal Co Ltd:The | Duplex processor |
-
1983
- 1983-05-11 JP JP58083578A patent/JPS59208652A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH028938A (en) * | 1988-06-28 | 1990-01-12 | Nippon Signal Co Ltd:The | Duplex processor |
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