JPH0430245A - Multiprocessor control system - Google Patents
Multiprocessor control systemInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のプロセッサにより構成されるマルチプ
ロセッサシステムの制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a control method for a multiprocessor system composed of a plurality of processors.
（従来の技術）
マルチプロセッサシステムとは、複数のプロセッサを備
え、各プロセッサが別個の処理を実行できるようにした
ものである。(Prior Art) A multiprocessor system includes a plurality of processors, each of which can perform separate processing.
第２図は、従来の計算機システム構成例のブロック図で
ある。FIG. 2 is a block diagram of a conventional computer system configuration example.
図示のシステムは、システム制御装置２１と、システム
バス２２と、プロセッサ（：１．）２３と、プロセッサ
（：２）２４と、プロセッサ（：ｎ）２５と、メモリ（
＃１）２６と、メモリ（：２）２７と、メモリ（：：
ｍ ） ２８と、入出力装置（：１）２９と、入出力装
置（＃２）３０と、入出力装置（＃ρ）３１とから成る
。The illustrated system includes a system control device 21, a system bus 22, a processor (:1.) 23, a processor (:2) 24, a processor (:n) 25, and a memory (
#1) 26, memory (:2) 27, memory (::
m) 28, an input/output device (:1) 29, an input/output device (#2) 30, and an input/output device (#ρ) 31.
システム制御装置２１は、システムバス２２を制御する
ものである。The system control device 21 controls the system bus 22.
システムバス２２は、各プロセッサと、メモリ及び入出
力装置とを接続する。System bus 22 connects each processor to memory and input/output devices.
プロセッサ（＃１）２３、プロセッサ（＃２）２４及び
プロセッサ（＃ｎ）２５は、各種のデータ処理や制御を
行なうものである。The processor (#1) 23, the processor (#2) 24, and the processor (#n) 25 perform various data processing and control.
メモリ（＃１）２６、メモリ（＃２）２７及びメモリ（
：：ｍ）２８は、各プロセッサで実行されるプログラム
や処理結果を一時的に格納するものである。これらのメ
モリ２６．２７．２８には、それぞれ構成情報設定手段
３２．３３．３４か設けられている。構成情報設定手段
３２．３３．３４には、メモリ２６．２７．２８がプロ
セッサ２３．２４．２５のいずれに接続されるかを示す
情報が格納される。Memory (#1) 26, memory (#2) 27 and memory (
::m) 28 temporarily stores programs executed by each processor and processing results. These memories 26, 27, and 28 are provided with configuration information setting means 32, 33, and 34, respectively. The configuration information setting means 32.33.34 stores information indicating which of the processors 23.24.25 the memory 26.27.28 is connected to.
入出力装置（＃１）２９、入出力装置（＃２）３０及び
入出力装置（＃β）３１は、磁気ディスク装置やライン
プリンタ等から成る。これらの入出力装置２９．３０．
３１には、それぞれ構成情報設定手段３５．３６．３７
が設けられている。The input/output device (#1) 29, the input/output device (#2) 30, and the input/output device (#β) 31 include a magnetic disk device, a line printer, and the like. These input/output devices 29.30.
31, configuration information setting means 35, 36, and 37, respectively.
is provided.
構成情報設定手段３５．３６．３７には、入出力装置２
９．３０．３１がプロセッサ２３．２４．２５のいずれ
に接続されるかを示す情報が格納される。The configuration information setting means 35, 36, 37 includes the input/output device 2.
Information indicating which processor 9.30.31 is connected to processor 23.24.25 is stored.
次に、上述した装置の動作を説明する。Next, the operation of the above-described device will be explained.
上述したマルチプロセッサシステムにおいて、１つのプ
ロセッサがプログラムの異常を検出して停止した場合、
あるいはプロセッサ自身やプログラムが格納されるメモ
リの故障を発見した場合、他のプロセッサがその処理を
継続して引き継ぎシステムがダウンしないようにした運
用方式がある。In the multiprocessor system described above, if one processor detects an abnormality in the program and stops,
Alternatively, if a failure is discovered in the processor itself or in the memory in which the program is stored, there is an operation method in which another processor continues the processing to prevent the system from going down.
プロセッサの停止やメモリの異常を検出する方式として
は、プロセッサ間で定期的にメツセージ通信を行ない、
メツセージ通信がとぎれたことによって、相手のプロセ
ッサの停止や異常を検出する方法がある。The method for detecting processor stoppages and memory abnormalities is to periodically communicate messages between processors.
There is a method of detecting a halt or abnormality in the other party's processor when message communication is interrupted.
プロセッサの停止及び異常を検出して、他のプロセッサ
がその処理を引き継ぐ場合、故障したプロセッサのプロ
グラムやデータが格納されているメモリや、故障したプ
ロセッサが制御し、使用していた入出力装置を、処理を
引き継ぐプロセッサが自分の制御下に接続する必要があ
る。When a processor is detected to have stopped or malfunctioned and another processor takes over its processing, the memory that stores the failed processor's programs and data, as well as the input/output devices that were controlled and used by the failed processor, are , the processor that takes over the processing must connect under its control.
それぞれのメモリや入出力装置をどのプロセッサがその
制御下において使用するかといったシステム全体の構成
を制御及び管理する方法とじては、ある１つのプロセッ
サをシステムの構成を制御及び管理するプロセッサとし
て決める方法がある。即ち、あるプロセッサを制御権を
持つプロセッサ（以下、特権プロセッサと呼ぶ）として
決める。そして、この特権プロセッサが他のプロセッサ
に使用してよいメモリや入出力装置を割り当てる。これ
により、他のプロセッサは、割り当てられたメモリや入
出力装置により処理を実行する。A method of controlling and managing the overall system configuration, such as which processor uses each memory and input/output device under its control, is a method of determining one processor as the processor that controls and manages the system configuration. There is. That is, a certain processor is determined as a processor having control authority (hereinafter referred to as a privileged processor). This privileged processor then allocates memory and input/output devices that may be used by other processors. As a result, other processors execute processing using the allocated memory and input/output devices.
しかしながら、どのプロセッサからも別のプロセッサの
メモリや入出力装置をアクセスすることができると、本
来使用していたプロセッサの動作に影響を与えてしまう
という不具合がある。However, if any processor can access the memory or input/output device of another processor, there is a problem in that the operation of the processor originally used is affected.
そこで、制御権を持つ特権プロセッサが、ハードウェア
によりプロセッサとメモリや入出力装置との接続構成を
決定する構成情報設定手段を設定する方法か採られる。Therefore, a method is adopted in which a privileged processor having control authority sets a configuration information setting means that determines the connection configuration between the processor, memory, and input/output devices using hardware.
この構成情報設定手段は、特権プロセッサが設定する。This configuration information setting means is set by a privileged processor.
設定が一旦行なわれた後は、設定を行なったプロセッサ
以外からはアクセスてきないため、他のプロセッサから
操作されることばない。Once the settings have been made, they cannot be accessed by anyone other than the processor for which the settings were made, so they cannot be manipulated by other processors.
（発明が解決しようとする課題）
しかしながら、上述した従来の技術には、次のような問
題があった。(Problems to be Solved by the Invention) However, the above-described conventional technology has the following problems.
即ち、特権プロセッサ以外のプロセッサが誤って特権プ
ロセッサ系のメモリや入出力装置、及び他のプロセッサ
系のメモリや入出力装置の接続を換えてしまった場合、
特権プロセッサや他のプロセッサが正しく動作てきなく
なった。従って、システム全体がダウンしてしまうこと
もあった。In other words, if a processor other than the privileged processor accidentally changes the connection of the privileged processor's memory or input/output device, or the memory or input/output device of another processor,
Privileged processors and other processors no longer work properly. Therefore, the entire system could go down.
また、特権プロセッサが別のプロセッサ系の立ち上げを
行なうようなシステムでは、非特権プロセッサが誤って
特権プロセッサを操作し、特権プロセッサか正しく動作
できなくなることがある。Furthermore, in a system where a privileged processor boots up another processor system, a non-privileged processor may erroneously operate the privileged processor, causing the privileged processor to malfunction.
即ち、プロセッサ間で他のプロセッサのプログラムのス
タート及びストップ、プログラムカウンタのセットなど
も制御し、さらに故障を検出して停止したプロセッサの
停止原因を調べ、それがハードウェアの故障でなければ
、当該プロセッサ系を初期化し、再びスタートさせるよ
うなシステムでは、非特権プロセッサの誤操作により特
権プロセッサが正しく動作できなくなることがあった。In other words, the processors control the start and stop of programs of other processors, the setting of program counters, etc. Furthermore, they detect a failure, investigate the cause of the stopped processor, and, if it is not a hardware failure, In a system where the processor system is initialized and restarted, the privileged processor may not be able to operate properly due to an incorrect operation of the non-privileged processor.
本発明は以上の点に着目してなされたもので、複数のプ
ロセッサを備えたマルチプロセッサプロセッサシステム
において、あるプロセッサの誤操作により他のプロセッ
サ系に誤った操作をし、他のシステムの誤操作やシステ
ムダウンを起こさないようにし、稼動率が高く、高信頼
のマルチプロセッサ制御方式を提供することを目的とす
るものである。The present invention has been made with attention to the above points, and in a multi-processor processor system equipped with a plurality of processors, an erroneous operation of one processor may cause an erroneous operation of another processor system, resulting in an erroneous operation of the other system and a system failure. The purpose is to provide a highly reliable multiprocessor control system that prevents downtime, has a high operating rate, and is highly reliable.
（課題を解決するための手段）
本発明のマルチプロセッサ制御方式は、システム制御装
置によって制御されるバスに接続された、プロセッサと
、メモリ及び入出力装置とを備え、前記各メモリ及び入
出力装置は、前記プロセッサとの接続状態を決め、シス
テムの構成を決定するための情報を設定する構成情報設
定手段を有し、前記システム制御装置は、特権プロセッ
サを決定するプロセッサ情報を有し、当該特権プロセッ
サのみが前記構成情報設定手段に設定された情報を変更
できることを特徴とするものである。(Means for Solving the Problems) A multiprocessor control system of the present invention includes a processor, a memory, and an input/output device connected to a bus controlled by a system control device, and each memory and input/output device is connected to a bus controlled by a system control device. has a configuration information setting means for determining a connection state with the processor and setting information for determining a system configuration, and the system control device has processor information for determining a privileged processor, and the system control device has processor information for determining a privileged processor; The present invention is characterized in that only the processor can change the information set in the configuration information setting means.
（作用）
本発明のマルチプロセッサ制御方式においては、まず、
システム制御装置がプロセッサ情報により特権プロセッ
サを選択する。そして、各プロセッサと、メモリ及び入
出力装置との接続状態を各構成情報設定手段に設定する
。１度設定された構成情報設定手段は、特権プロセッサ
のみが変更することができる。従って、各プロセッサが
誤操作することを防出することができる。この結果、シ
ステムダウンの発生を少なくすることができ、稼動率及
び信頼性の向上を図ることができる。(Operation) In the multiprocessor control method of the present invention, first,
A system controller selects a privileged processor based on processor information. Then, the connection state between each processor and the memory and input/output device is set in each configuration information setting means. Once set, the configuration information setting means can only be changed by a privileged processor. Therefore, it is possible to prevent each processor from operating incorrectly. As a result, the occurrence of system downtime can be reduced, and the operating rate and reliability can be improved.
（実施例）
第１図は、本発明の方式による計算機システム構成例の
ブロック図である。(Embodiment) FIG. 1 is a block diagram of an example of a computer system configuration according to the method of the present invention.
図示のシステムは、システム制御装置１と、システムバ
ス２と、プロセッサ（＃１）３と、プロセッサ（＃２）
４と、プロセッサ（ａｎ）５と、メモリ（＃１）６と、
メモリ（＃２）７と、メモリ（９ｍ）８と、入出力装置
（＃１）９と、入出力装置（＃２）１０と、入出力装置
（＃β）１１とから成る。The illustrated system includes a system control device 1, a system bus 2, a processor (#1) 3, and a processor (#2).
4, a processor (an) 5, a memory (#1) 6,
It consists of a memory (#2) 7, a memory (9m) 8, an input/output device (#1) 9, an input/output device (#2) 10, and an input/output device (#β) 11.
システム制御装置１は、システムハス２を制御するもの
で、プロセッサ情報１８を有する。プロセッサ情報１８
は、プロセッサ（＄：１）３、プロセッサ（：２）４、
プロセッサ（ａｎ）５のいずれか特権プロセッサである
かを示す情報である。即ち、プロセッサ（＃１）３、プ
ロセッサ（＃２）４、プロセッサ（ａｎ）５に対応して
、１ビツトの情報が設けられている。この１ビツトの情
報が例えば、“１”であるとき、特権プロセッサである
ことを示す。この１ビツトの情報は１つのプロセッサの
みが“１”とされる。一方、この１ビツトの情報は、“
○”であるとき、特権プロセッサでないことを示す。The system control device 1 controls the system lotus 2 and has processor information 18 . Processor information 18
is processor($:1)3, processor(:2)4,
This is information indicating which of the processors (an) 5 is a privileged processor. That is, 1-bit information is provided corresponding to processor (#1) 3, processor (#2) 4, and processor (an) 5. For example, when this 1-bit information is "1", it indicates that the processor is a privileged processor. This 1-bit information is set to "1" by only one processor. On the other hand, this 1-bit information is “
○” indicates that the processor is not a privileged processor.
システムバス２は、各プロセッサと、メモリ及び入出力
装置とを接続する。System bus 2 connects each processor to memory and input/output devices.
プロセッサ（＃１）３、プロセッサ（＃２）４及びプロ
セッサ（ａｎ）５は、各種のデータ処理や制御を行なう
ものである。The processor (#1) 3, the processor (#2) 4, and the processor (an) 5 perform various data processing and control.
メモリ（＃１）６、メモリ（＃２）７及びメモリ（９ｍ
）８は、各プロセッサで実行されるプログラムや処理結
果を一時的に格納するものである。これらのメモリ６．
７．８には、それぞれ構成情報設定手段１２．１３．１
４が設けられている。構成情報設定手段１２．１３．１
４には、メモリ６、ア、８がプロセッサ３．４．５のい
ずれに接続されるかを示す情報が格納される。Memory (#1) 6, memory (#2) 7 and memory (9m)
) 8 temporarily stores programs executed by each processor and processing results. These memories6.
7.8 includes configuration information setting means 12.13.1, respectively.
4 is provided. Configuration information setting means 12.13.1
4 stores information indicating which of the processors 3, 4, and 5 the memories 6, 8, and 8 are connected to.
入出力装ｆｉｔ（４：１）９、入出力装置（＃２）１０
及び入出力装置（＃β）１１は、磁気ディスク装置やラ
インプリンタ等から成る。これらの入出力装置９．１０
．１１には、それぞれ構成情報設定手段１５．１６．１
７が設けられている。構成情報設定手段１５．１６．１
７には、入出力装置９．１０．１１がプロセッサ３．４
．５のいずれに接続されるかを示す情報が格納される。I/O device fit (4:1) 9, I/O device (#2) 10
The input/output device (#β) 11 includes a magnetic disk device, a line printer, and the like. These input/output devices 9.10
．． 11, configuration information setting means 15.16.1, respectively.
7 is provided. Configuration information setting means 15.16.1
7, input/output device 9.10.11 is processor 3.4
．． Information indicating which one of 5 is connected is stored.
次に、上述した装置の動作を説明する。Next, the operation of the above-described device will be explained.
システム制御装置１は、プロセッサ３を制御権を持つ特
権プロセッサとする。即ち、第１図に示すように、シス
テム制御装置１のプロセッサ情報１８のプロセッサ＃１
のところに特権プロセッサを示す“１”を書き込む。次
に、メモリ＃１と入出力装置＃１をプロセッサ＃１のみ
が使用できるようにするために、構成情報設定手段１２
及び１５にプロセッサ＃１のみがアクセスできる旨を示
すデータを設定する。これにより、プロセッサ＃１の系
が構成され、プロセッサ＃１の動作が開始される。The system control device 1 makes the processor 3 a privileged processor having control authority. That is, as shown in FIG. 1, processor #1 of the processor information 18 of the system control device 1
Write “1” to indicate a privileged processor. Next, in order to allow only processor #1 to use memory #1 and input/output device #1, configuration information setting means 12
and 15, data indicating that only processor #1 can access is set. As a result, the system of processor #1 is configured, and the operation of processor #1 is started.
その後、プロセッサ＃１は、プロセッサ＃２の系を構築
するため、メモリ＃２と入出力装置＃２に対して、プロ
セッサ＃２の構成情報の設定依頼をシステム制御装置１
に行なう。システム制御装置１は、依頼もとのプロセッ
サ＃１が制御権を持つプロセッサか否かをプロセッサ情
報１８を参照して判定する。図示の場合には、プロセッ
サ＃１が特権プロセッサであることから、メモリ＃２と
入出力装置＃２とのそれぞれの構成情報設定手段１３及
び１６にプロセッサ＃２と接続する旨の情報を設定する
。このようにして、プロセッサ＃２の系が構築される。Thereafter, in order to construct a system for processor #2, processor #1 sends a request to memory #2 and input/output device #2 to set the configuration information of processor #2 to system control device 1.
go to The system control device 1 refers to the processor information 18 and determines whether or not the requesting processor #1 has control authority. In the illustrated case, since processor #1 is a privileged processor, information indicating connection with processor #2 is set in the configuration information setting means 13 and 16 of memory #2 and input/output device #2, respectively. . In this way, the system of processor #2 is constructed.
プロセッサ＃１は、同様に他のメモリや入出力装置に対
しても、構成情報設定手段の設定をシステム制御装置１
に対して依頼し、システム制御装置１は各メモリ、入出
力装置の構成情報設定手段の設定を行なう。Processor #1 similarly sets the configuration information setting means for other memories and input/output devices using system control device 1.
The system control device 1 makes settings for the configuration information setting means of each memory and input/output device.
プロセッサ＃１は、システム制御装置１に対して、プロ
セッサ＃２のスタートの指示を依頼する。これにより、
システム制御装置１がスタート指示を実行し、プロセッ
サ＃２系が動作を開始する。Processor #1 requests system control device 1 to instruct processor #2 to start. This results in
System control device 1 executes a start instruction, and processor #2 system starts operating.
この場合、プロセッサ＃１が誤って入出力装置＃２を操
作しても、入出力装置＃２はプロセッサ＃２からの命令
のみを有効とするため、この誤操作は無効となる。In this case, even if processor #1 erroneously operates input/output device #2, this erroneous operation is invalidated because input/output device #2 validates only the command from processor #2.
次に、制御権を持つプロセッサ＃１がプロセッサ＃２が
使用している入出力装置＃２を自分で使用できるように
する場合は、プロセッサ＃２に入出力装置＃２を切り離
す旨を通知する。その後、プロセッサ＃１は入出力装置
＃２にプロセッサ＃２との接続を表わす構成情報設定手
段１６を設定するよう、システム制御装置１に依頼する
。システム制御装置１は、依頼元が特権プロセッサであ
ることから、それを実行する。その後、プロセッサ＃２
が誤って入出力装置＃２を操作しても、入出力装置＃２
はプロセッサ＃１からの命令のみを有効とするため、プ
ロセッサ＃２により誤操作されることはない。Next, if processor #1, which has control authority, wants to allow itself to use input/output device #2 that processor #2 is using, it notifies processor #2 that it will disconnect input/output device #2. . Thereafter, the processor #1 requests the system control device 1 to set the configuration information setting means 16 representing the connection with the processor #2 in the input/output device #2. The system control device 1 executes the request because the request source is a privileged processor. Then processor #2
Even if input/output device #2 is operated by mistake, input/output device #2
Since only the instructions from processor #1 are valid, there is no possibility of erroneous operation by processor #2.
一方、プロセッサ＃２は、特権プロセッサでないため、
入出力装置＃２の構成情報設定手段１６を書き換えるこ
とはできず、プロセッサ＃１との接続状態を表わす状態
に維持される。従って、プロセッサ＃２の誤操作により
プロセッサ＃１系がダウンするようなことはない。同様
に、プロセッサ＃２がプロセッサ＃１にスタート又はス
トップ等の指示を依頼しても、実行されることはなく、
プロセッサ＃１は正常に動作を継続できる。On the other hand, processor #2 is not a privileged processor, so
The configuration information setting means 16 of input/output device #2 cannot be rewritten and is maintained in a state representing the connection state with processor #1. Therefore, the processor #1 system will not go down due to an erroneous operation of the processor #2. Similarly, even if processor #2 requests an instruction such as start or stop from processor #1, it will not be executed.
Processor #1 can continue operating normally.
また、プロセッサ＃１が停止したり、異常となったこと
をシステム制御装置１が検出した場合は、システム制御
装置１がプロセッサ情報１８を書き換え、プロセッサ＃
１を非特権プロセッサとし、プロセッサ＃２を特権プロ
セッサとする。その後、プロセッサ＃２は、プロセッサ
＃１系か実行していた処理を引き継ぐために、入出力装
置＃１やメモリ＃１を自系が使用できるようにする。こ
のため、プロセッサ＃２は、構成情報設定手段１２及び
１５の変更をシステム制御装置１に依頼する。すると、
システム制御装置１は、プロセッサ＃２が制御権を持つ
特権プロセッサであることから、メモリ＃１や入出力装
置＃１の構成情報設定手段１２及び１５の設定変更依頼
を実行する。これにより、プロセッサ＃２がメモリ＃ｌ
及び入出力装置＃１を使用できるようになる。また、故
障したプロセッサ＃１がメモリ＃１や入出力装置＃１を
誤って操作しようとしても、あるいは、それらの装置を
自系に接続しようとしても、これらの操作は無効となる
。従って、プロセッサ＃２は誤操作されることなく、正
しく運用を継続できる。Furthermore, when the system control device 1 detects that processor #1 has stopped or has become abnormal, the system control device 1 rewrites the processor information 18 and
Let processor #1 be a non-privileged processor and processor #2 be a privileged processor. Thereafter, processor #2 allows its own system to use input/output device #1 and memory #1 in order to take over the processing that was being executed by processor #1 system. Therefore, the processor #2 requests the system control device 1 to change the configuration information setting means 12 and 15. Then,
Since processor #2 is a privileged processor having control authority, system control device 1 executes a setting change request for configuration information setting means 12 and 15 of memory #1 and input/output device #1. This causes processor #2 to use memory #l.
and input/output device #1 can now be used. Furthermore, even if the failed processor #1 attempts to erroneously operate the memory #1 or the input/output device #1, or even if it attempts to connect these devices to its own system, these operations will be invalid. Therefore, processor #2 can continue to operate correctly without being erroneously operated.
（発明の効果）
以上説明したように、本発明のマルチプロセッサ制御方
式によれば、１つのプロセッサが誤った操作をしても、
別のプロセッサのダウンや誤動作を最小限にとどめるこ
とができる。また、故障したり、異常となったプロセッ
サが誤った操作をしようとしても、正常なプロセッサは
、影響を受けず、正常な動作を継続できる。この結果、
稼動率の高い、高信頼のシステムを実現することが可能
となる。(Effects of the Invention) As explained above, according to the multiprocessor control method of the present invention, even if one processor performs an incorrect operation,
It is possible to minimize downtime or malfunction of other processors. Further, even if a malfunctioning or malfunctioning processor tries to perform an erroneous operation, a normal processor is not affected and can continue normal operation. As a result,
It becomes possible to realize a highly reliable system with a high availability rate.
第１図は本発明の方式による計算機システム構成例のブ
ロック図、第２図は従来の計算機システム構成例のブロ
ック図である。
１・・・システム制御装置、２・・・システムバス、３
．４．５・・・プロセッサ、６．７．８・・・メモリ、
９．１０．１１・・・入出力装置、
１２〜１７・・・構成情報設定手段。FIG. 1 is a block diagram of a computer system configuration example according to the method of the present invention, and FIG. 2 is a block diagram of a conventional computer system configuration example. 1... System control device, 2... System bus, 3
．． 4.5... Processor, 6.7.8... Memory,
9.10.11... Input/output device, 12-17... Configuration information setting means.
Claims (1)
、プロセッサと、メモリ及び入出力装置とを備え、 前記各メモリ及び入出力装置は、前記プロセッサとの接
続状態を決め、システムの構成を決定するための情報を
設定する構成情報設定手段を有し、 前記システム制御装置は、特権プロセッサを決定するプ
ロセッサ情報を有し、 当該特権プロセッサのみが前記構成情報設定手段に設定
された情報を変更できることを特徴とするマルチプロセ
ッサ制御方式。[Scope of Claims] A processor, a memory, and an input/output device are connected to a bus controlled by a system control device, and each of the memories and input/output devices determines a connection state with the processor, and is connected to a bus controlled by a system control device. the system control device has processor information for determining a privileged processor, and only the privileged processor is set in the configuration information setting means. A multiprocessor control method characterized by the ability to change information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13406790A JPH0430245A (en) | 1990-05-25 | 1990-05-25 | Multiprocessor control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13406790A JPH0430245A (en) | 1990-05-25 | 1990-05-25 | Multiprocessor control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430245A true JPH0430245A (en) | 1992-02-03 |
Family
ID=15119603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13406790A Pending JPH0430245A (en) | 1990-05-25 | 1990-05-25 | Multiprocessor control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430245A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003030167A (en) * | 2001-04-27 | 2003-01-31 | Internatl Business Mach Corp <Ibm> | Atomic ownership change operation for input/output bridge device in clustered computer system |
| WO2008111576A1 (en) * | 2007-03-13 | 2008-09-18 | Toyota Jidosha Kabushiki Kaisha | Information processing system and core identification controller constituting the information processing system |
| JP2008250785A (en) * | 2007-03-30 | 2008-10-16 | Nec Corp | Fault treating method for information processor and information processor |
| US9360665B2 (en) | 2014-02-17 | 2016-06-07 | Yokogawa Electric Corporation | Confocal optical scanner |
-
1990
- 1990-05-25 JP JP13406790A patent/JPH0430245A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003030167A (en) * | 2001-04-27 | 2003-01-31 | Internatl Business Mach Corp <Ibm> | Atomic ownership change operation for input/output bridge device in clustered computer system |
| WO2008111576A1 (en) * | 2007-03-13 | 2008-09-18 | Toyota Jidosha Kabushiki Kaisha | Information processing system and core identification controller constituting the information processing system |
| JP2008250785A (en) * | 2007-03-30 | 2008-10-16 | Nec Corp | Fault treating method for information processor and information processor |
| US9360665B2 (en) | 2014-02-17 | 2016-06-07 | Yokogawa Electric Corporation | Confocal optical scanner |
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