JPH0821025B2 - Multiprocessor system and method of initializing the system - Google Patents
Multiprocessor system and method of initializing the systemInfo
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- JPH0821025B2 JPH0821025B2 JP61230633A JP23063386A JPH0821025B2 JP H0821025 B2 JPH0821025 B2 JP H0821025B2 JP 61230633 A JP61230633 A JP 61230633A JP 23063386 A JP23063386 A JP 23063386A JP H0821025 B2 JPH0821025 B2 JP H0821025B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数のCPU（演算処理装置）がシステム
バスにより相互接続されたマルチプロセッサシステムお
よび同システムの初期化方法に関する。The present invention relates to a multiprocessor system in which a plurality of CPUs (arithmetic processing units) are interconnected by a system bus, and an initialization method of the system. .
（従来の技術） 一般にマルチプロセッサシステムは、第３図に示すよ
うに、CPU−11−０〜11−ｎ（ｎ≧１）と、主記憶装置
（以下、MMUと称する）12と、システム制御装置（以
下、SCUと称する）13とを備えている。CPU11−０〜11−
ｎ、MMU12およびSCU13は、システムバス14により相互接
続されている。SCU13には、システムの初期化処理を要
求するための初期化スイッチ15およびOS（オペレーティ
ングシステム）動作要求のためのOS動作要求スイッチ16
が設けられている。またCPU11−０〜11−ｎには、初期
化処理のマスタとなるCPUを設定するためのマスタ設定
スイッチ17がそれぞれ設けられている。(Prior Art) Generally, a multiprocessor system, as shown in FIG. 3, has CPU-11-0 to 11-n (n ≧ 1), a main memory unit (hereinafter referred to as MMU) 12, and a system control unit. A device (hereinafter referred to as SCU) 13 is provided. CPU 11-0 to 11-
n, MMU 12 and SCU 13 are interconnected by a system bus 14. The SCU 13 includes an initialization switch 15 for requesting system initialization processing and an OS operation request switch 16 for OS (operating system) operation request.
Is provided. Further, each of the CPUs 11-0 to 11-n is provided with a master setting switch 17 for setting a CPU which is a master of initialization processing.
ここで、第３図に示す従来システムの初期化方法を、
第４図のフローチャートを参照して説明する。第３図の
システムの初期化処理は、SCU13内の初期化スイッチ15
を手動で操作することによることにより、或は一旦電源
断となってシステムが停止し、その後に電源が復帰する
ことにより、開始される。さて、第４図のフローチャー
トに示されるように、初期化処理が開始されると（ステ
ップS1）、次のステップS2で各CPU11−０〜11−ｎ毎に
その内部の初期化が行なわれる。次に、各CPU11−０〜1
1−ｎは、自身がマスタ設定スイッチ17により初期化マ
スタとして設定されているか否かを判定し（ステップS
3）、マスタでないCPUはステップS4の通常停止状態に移
行する。これに対し、マスタとして設定されたCPUは、S
CU13内に置かれCPU11−０〜11−ｎ間で共有される部分
（レジスタ類など）およびMMU12の初期化を行ない（ス
テップS5）、しかる後にSCU13に用意されたOS動作要求
スイッチ16からの要求の有無をチェックする（ステップ
S6）。もし要求が無ければステップS4の通常停止状態に
移行し、要求が有る場合にはステップS7に進んでOSの立
上げ処理を開始する。Here, the initialization method of the conventional system shown in FIG.
This will be described with reference to the flowchart of FIG. The initialization process of the system shown in FIG. 3 is performed by the initialization switch 15 in the SCU 13.
The operation is started by manually operating, or by turning off the power once, stopping the system, and then returning the power. Now, as shown in the flowchart of FIG. 4, when the initialization process is started (step S1), the internal initialization is performed for each CPU 11-0 to 11-n in the next step S2. Next, each CPU11-0 to 1
1-n determines whether itself is set as the initialization master by the master setting switch 17 (step S
3), the non-master CPU shifts to the normal stop state in step S4. On the other hand, the CPU set as the master is S
Initialize the parts (registers etc.) that are placed in the CU13 and shared between the CPUs 11-0 to 11-n and the MMU12 (step S5), and then request from the OS operation request switch 16 prepared in the SCU13. Check for presence (step
S6). If there is no request, the process shifts to the normal stop state of step S4, and if there is a request, the process proceeds to step S7 to start the OS startup process.
以上の流れにおいて、ステップS2,S5,S7等で自己診断
エラーなど何がしかのエラーが検出された場合には、マ
スタCPUはステップS8の異常停止状態に移行する。この
ようにマスタCPUが異常停止状態に移行してしまった場
合には、マスタ設定スイッチ17の手動操作により（即ち
人手により）マスタの切替えを行ない、再度初期化を試
みなければならない。このため、無人運転の場合には、
マルチプロセッサ化による信頼性の向上が生かせなくな
る。In the above flow, if any error such as a self-diagnosis error is detected in steps S2, S5, S7, etc., the master CPU shifts to the abnormal stop state in step S8. When the master CPU shifts to the abnormal stop state in this way, it is necessary to manually switch the master setting switch 17 (that is, manually) to switch the master and to try initialization again. Therefore, in the case of unmanned driving,
The improvement in reliability due to the multiprocessor becomes impossible.
（発明が解決しようとする問題点） 上記したように上記のマルチプロセッサシステムの初
期化方法では、マスタとなっているCPUが初期化処理中
に故障等の原因により異常停止した場合には、人手によ
りマスタの切替えを行なって再度の初期化を行なわなけ
ればならず、マルチプロセッサ化による信頼性向上を生
かすことができないという問題があった。(Problems to be Solved by the Invention) As described above, in the above initialization method of the multiprocessor system, when the CPU that is the master abnormally stops during the initialization process due to a failure or the like, a manual operation is required. Therefore, the master must be switched and the initialization must be performed again, and there is a problem that the reliability improvement due to the multiprocessor cannot be utilized.
この発明は上記事情に鑑みてなされたものでその目的
は、マスタとなっているCPUが初期化処理中に故障等の
原因により異常停止しても、残りのCPUの１つが初期化
処理を自動的に且つ速やかに引継ぐことができ、もって
マルチプロセッサ化による信頼性向上を生かすことがで
きるマルチプロセッサシステムおよび同システムの初期
化方法を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is that even if the master CPU is abnormally stopped due to a failure during the initialization process, one of the remaining CPUs automatically performs the initialization process. SUMMARY OF THE INVENTION It is an object of the present invention to provide a multiprocessor system and a method for initializing the system, which can be taken over rapidly and rapidly, and which can make the most of the improvement in reliability due to the multiprocessor.
［発明の構成］ （問題点を解決するための手段と作用） この発明は、マルチプロセッサシステム内の各CPUと
１対１で対応するフラグビットを持つフラグレジスタで
あって、各フラグビットのビット位置が対応するCPUの
マスタ設定に関する優先順位を示すフラグレジスタを設
け、システム初期化要求発生時に各CPUが対応するフラ
グレジスタ内フラグビットをセットし、しかる後にフラ
グレジスタの各フラグビットのセット状態によりマスタ
CPUを選択するようにしている。また、この発明は、マ
スタCPUが初期化処理に失敗した場合に、同CPUに対応す
るフラグレジスタ内フラグビットをリセットする一方、
フラグレジスタの各フラグビットのセット状態に基づい
て、残されたCPUの中からマスタCPUを選択するようにし
ており、初期化処理の失敗毎に次の優先順位のCPUをマ
スタとして選択して初期化処理を引継がせるようにした
ものである。[Structure of the Invention] (Means and Actions for Solving Problems) The present invention is a flag register having flag bits corresponding to each CPU in a multiprocessor system in a one-to-one correspondence. A flag register that indicates the priority of the master setting of the CPU corresponding to the position is provided, and when each system initialization request occurs, each CPU sets the corresponding flag bit in the flag register. Master
I am trying to select the CPU. Further, the present invention resets the flag bit in the flag register corresponding to the CPU when the master CPU fails in the initialization process,
Based on the set state of each flag bit of the flag register, the master CPU is selected from the remaining CPUs, and the CPU with the next priority is selected as the master every time the initialization process fails. The chemical conversion process can be taken over.
（実施例） 第１図はこの発明を適用するマルチプロセッサシステ
ムのブロック構成を示す。同図において、21−0,21−1,
…21−ｎ（ｎ≧１）はそれぞれ独立に動作するCPU、22
はMMU（主記憶装置）である。23はCPU21−０〜21−ｎ相
互間の通信等を制御するSCU（システム制御装置）、24
はCPU21−０〜21−ｎ、MMU22およびSCU23等を相互接続
するシステムバスである。このシステムバス24は、SCU2
3により制御されるようになっている。(Embodiment) FIG. 1 shows a block configuration of a multiprocessor system to which the present invention is applied. In the figure, 21-0, 21-1,
21-n (n ≧ 1) are CPUs that operate independently, 22
Is the MMU (main memory). Reference numeral 23 denotes an SCU (system control unit) for controlling communication between the CPUs 21-0 to 21-n, 24
Is a system bus that interconnects the CPUs 21-0 to 21-n, the MMU 22, the SCU 23, and the like. This system bus 24 is SCU2
It is controlled by 3.
SCU23は、各CPU21−０〜21−ｎにより共有されるレジ
スタ類（図示せず）、システムの初期化処理を要求する
ための初期化スイッチ25およびOS（オペレーティングシ
ステム）動作要求のためのOS動作要求スイッチ26など、
第３図のSCU13と同様の構成の他に、初期化実行フラグ
レジスタ27を有している。このレジスタ27のビット数
は、システムバス24に接続可能なCPU台数ｍ（ここでは
ｍ＝ｎ＋１）に一致している。初期化実行フラグレジス
タ27の各ビット０〜ｎはCPU21−０〜21−ｎに１対１対
応で割当てられており、CPU21−０〜21−ｎが初期化実
行中であるか否かを示す初期化実行フラグ＃０−〜＃ｎ
を構成している。初期化実行フラグレジスタ27の各ビッ
トは初期化スイッチ25からの初期化要求時にSCU23によ
り一括してリセットされるようになっている。またCPU2
1−ｉ（ｉ＝０〜ｎ）からは、自身に対応した初期化実
行フラグレジスタ27内ビットｉ（初期化実行フラグ＃
ｉ）に対してのみセット／リセット（書込み）が行なえ
るようになっている。これに対してCPU21−ｉからの読
出し、初期化実行フラグレジスタ27の全ビット（初期化
実行フラグ＃０〜＃ｎ）について可能である。The SCU 23 includes registers (not shown) shared by the CPUs 21-0 to 21-n, an initialization switch 25 for requesting system initialization processing, and an OS operation for OS (operating system) operation request. Request switch 26, etc.
In addition to the same configuration as the SCU 13 of FIG. 3, it has an initialization execution flag register 27. The number of bits of this register 27 matches the number m of CPUs (here, m = n + 1) that can be connected to the system bus 24. Bits 0 to n of the initialization execution flag register 27 are assigned to the CPUs 21-0 to 21-n in a one-to-one correspondence, and indicate whether the CPUs 21-0 to 21-n are executing initialization. Initialization execution flags # 0- to #n
Is composed. Each bit of the initialization execution flag register 27 is collectively reset by the SCU 23 when the initialization switch 25 requests initialization. Also CPU2
From 1-i (i = 0 to n), bit i (initialization execution flag #
Only i) can be set / reset (written). On the other hand, reading from the CPU 21-i and all bits (initialization execution flags # 0 to #n) of the initialization execution flag register 27 are possible.
さて、CPU21−0,21−１…21−ｎには、初期化処理を
行なうCPU（マスタCPU）を設定するための優先順位が予
め付されている。この実施例では、初期化実行フラグレ
ジスタ27の各ビットのうちビット番号の最も小さなビッ
ト０（初期化実行フラグ＃０）に対応するCPU即ちCPU21
−０がマスタCPU設定の優先順位が最も高く、以下ビッ
ト１（初期化実行フラグ＃１）に対応するCPU21−１、
…ビットｎに対応するCPU21−ｎ（初期化実行フラグ＃
ｎ）の順となっている。The CPUs 21-0, 21-1, ..., 21-n are given priorities in advance for setting a CPU (master CPU) that performs initialization processing. In this embodiment, of the bits of the initialization execution flag register 27, the CPU corresponding to bit 0 (initialization execution flag # 0) having the smallest bit number, that is, the CPU 21
-0 has the highest priority for master CPU settings, and CPU21-1 corresponding to bit 1 (initialization execution flag # 1) below,
... CPU21-n corresponding to bit n (initialization execution flag #
n).
次に、第１図のマルチプロセッサシステムの初期化方
法について、第２図のフローチャートを参照して説明す
る。Next, the initialization method of the multiprocessor system of FIG. 1 will be described with reference to the flowchart of FIG.
今、SCU23に用意された初期化スイッチ25が操作され
たものとする。SCU23は、初期化スイッチ25の操作によ
り初期化処理が要求されたことを検出すると、初期化実
行フラグレジスタ27の全ビットをクリアすると共に、初
期化要求をCPU21−０〜21−ｎに通知する。これによ
り、CPU21−０〜21−ｎは初期化処理を開始する（ステ
ップS11）。なお、一旦電源断となってシステムが停止
し、その後に電源が復帰した場合にも、SCU23は初期化
スイッチ25が操作された場合と同様に、上記の初期化実
行フラグレジスタ27のクリア動作と、CPU21−０〜21−
ｎへの初期化要求通知を行なう。Now, it is assumed that the initialization switch 25 prepared in the SCU 23 has been operated. When the SCU 23 detects that initialization processing has been requested by operating the initialization switch 25, it clears all bits of the initialization execution flag register 27 and notifies the CPU 21-0 to 21-n of the initialization request. . As a result, the CPUs 21-0 to 21-n start the initialization process (step S11). Even when the power is cut off, the system is stopped, and then the power is restored, the SCU 23 performs the clearing operation of the initialization execution flag register 27 as in the case where the initialization switch 25 is operated. , CPU21-0 ~ 21-
Notify n of initialization request.
各CPU21−ｉ（ｉ＝０〜ｎ）は（システムバス24に接
続されており、且つ電源が投入され、故障状態になけれ
ば）、SCU23からの初期化要求通知に応じ、まず自身に
対応する初期化実行フラグレジスタ27内ビットｉ（即ち
初期化実行フラグ＃ｉ）をセットし（ステップS12）、
しかる後に自装置内部の初期化を行なう（ステップS1
3）。次に各CPU21−ｉは、初期化実行フラグレジスタ27
をリードアクセスし、自身に対応するビットｉ（初期化
実行フラグ＃ｉ）によりビット番号の小さいビット（初
期化実行フラグ）にセット中のものがあるか否か、即ち
自身（CPU21−ｉ）より優先順位の高いCPUの中で初期化
処理を実行中のものが存在するか否かを判定する（ステ
ップS14）。Each CPU 21-i (i = 0 to n) responds to the initialization request notification from the SCU 23 (if it is connected to the system bus 24, is powered on, and is not in a failure state), and first responds to itself. The bit i (that is, the initialization execution flag #i) in the initialization execution flag register 27 is set (step S12),
Then, the inside of the device itself is initialized (step S1).
3). Next, each CPU 21-i sets the initialization execution flag register 27
Whether or not there is a bit having a smaller bit number (initialization execution flag) set by the bit i (initialization execution flag #i) corresponding to itself, that is, from itself (CPU 21-i) It is determined whether or not there is a CPU whose initialization is being executed among the CPUs with high priority (step S14).
ステップS14の判定結果がYESの場合、CPU21−ｉはス
テップS15に進み、SCU23に用意されたOS動作要求スイッ
チ26からの要求の有無をチェックする。もしOS動作要求
が有れば、CPU21−ｉはステップS14に戻る。これに対し
て要求が無ければ、CPU21−ｉは自身に対応する初期化
実行フラグレジスタ27内ビットｉ（初期化実行フラグ＃
ｉ）をリセットし（ステップS16）、しかる後に通常の
停止状態に移行する（ステップS17）。If the decision result in the step S14 is YES, the CPU 21-i proceeds to a step S15 and checks whether or not there is a request from the OS operation request switch 26 prepared in the SCU 23. If there is an OS operation request, the CPU 21-i returns to step S14. On the other hand, if there is no request, the CPU 21-i determines the bit i (initialization execution flag #
i) is reset (step S16), and then the normal stop state is entered (step S17).
一方、ステップS14の判定結果がNOであった場合、即
ち初期化実行フラグレジスタ27のビットｉよりビット番
号の小さいビットがいずれもリセット状態にあり、した
がって自身より優先順位の高いCPUが初期化処理を実行
していない場合、或はビットｉよりビット番号の小さい
ビットが存在せず、したがって自身が最も優先順位が高
いCPUである場合には、CPU21−ｉは自身のCPU番号（装
置番号）をMMU22内の所定番地に記録して自身がマスタC
PUである旨を示し（ステップS18）、ステップS19に進
む。このステップS19では、SCU23内に置かれCPU21−０
〜21−ｎ間で共有される部分（初期化実行フラグレジス
タ27を除くレジスタ類など）およびMMU22の初期化が行
なわれる。On the other hand, if the decision result in the step S14 is NO, that is, all the bits having a bit number smaller than the bit i of the initialization execution flag register 27 are in the reset state, and therefore the CPU having a higher priority than itself performs the initialization processing. Is not executed, or if there is no bit with a bit number smaller than bit i and therefore itself is the CPU with the highest priority, CPU21-i sets its own CPU number (device number). Record at a specified address in MMU22 and master itself C
It indicates that it is a PU (step S18), and proceeds to step S19. In this step S19, the CPU21-0 is placed in the SCU23.
21-n are shared (such as registers other than the initialization execution flag register 27) and the MMU 22 are initialized.
今、マスタとなっているCPU21−ｉがCPU21−０である
ものとする。CPU21−０は、ステップS19を終了すると、
SCU23に用意されたOS動作要求スイッチ26からの要求の
有無をチェックする（ステップS20）。もしOS動作要求
が無ければ、CPU21−０は自身に対応する初期化実行フ
ラグレジスタ27内ビット（ここではビット０、即ち初期
化実行フラグ＃０）をリセットし（ステップS16）、し
かる後に通常の停止状態に移行する（ステップS17）。
これに対してOS動作要求が有る場合には、OSの立上げ処
理を開始する（ステップS21）。Now, it is assumed that the master CPU 21-i is the CPU 21-0. When the CPU 21-0 completes step S19,
It is checked whether or not there is a request from the OS operation request switch 26 prepared in the SCU 23 (step S20). If there is no OS operation request, the CPU 21-0 resets the bit (here, bit 0, that is, the initialization execution flag # 0) in the initialization execution flag register 27 corresponding to itself (step S16), and then returns to the normal operation. Transition to the stopped state (step S17).
On the other hand, if there is an OS operation request, the OS startup processing is started (step S21).
さて、以上の流れにおいて、CPU21−ｉがステップS1
2,S13,S16,S18,S19,S21等の実行中に自己診断エラーな
ど何等かのエラーを検出した場合には、そのCPU21−ｉ
は自身に対応する初期化実行フラグレジスタ27ビットｉ
（初期化実行フラグ＃ｉ）をリセットし（ステップS2
2）、しかる後に異常停止状態に移行する（ステップS2
3）。この異常停止状態に移行したCPUが、マスタとなっ
ているCPU21−０であり、しかもOS動作要求スイッチ26
の操作によりOS動作が要求されている状態であれば、他
のCPU21−１〜21−ｎはステップS14とS15のループに入
っている。このため、このステップS14において、エラ
ーが検出されたCPU21−０の次に優先順位の高いCPU（こ
こではCPU21−１）がNOを判定し、ステップS18からのシ
ステム初期化処理を自動的に且つ速やかに引継ぐことが
できる。Now, in the above flow, the CPU 21-i executes the step S1.
If any error such as a self-diagnosis error is detected during execution of 2, S13, S16, S18, S19, S21, etc., the CPU21-i
Is the initialization execution flag register 27 bit i corresponding to itself
(Initialization execution flag #i) is reset (step S2
2) Then, after that, the state shifts to the abnormal stop state (step S2
3). The CPU that has entered this abnormal stop state is the CPU 21-0 that is the master, and the OS operation request switch 26
If the OS operation is requested by the operation of, the other CPUs 21-1 to 21-n enter the loop of steps S14 and S15. Therefore, in this step S14, the CPU with the next highest priority (CPU 21-1 here) after the CPU 21-0 in which the error is detected determines NO, and automatically executes the system initialization process from step S18. You can take over quickly.
［発明の効果］ 以上詳述したようにこの発明によれば、マルチプロセ
ッサシステムの初期化処理中に何等かのエラーが検出さ
れたために、マスタとなっているCPUが異常停止したと
しても、このCPUの次に優先順位の高い別のCPUがマスタ
として自動的に選択されて、直ちにリトライを行なうこ
とができるため、システムとしての初期化処理が失敗に
終わる確率が従来方法に比べて著しく低くなり、マルチ
プロセッサ化による信頼性向上を十分に生かすことがで
きる。[Effects of the Invention] As described in detail above, according to the present invention, even if the master CPU stops abnormally due to some error being detected during the initialization processing of the multiprocessor system, Another CPU with the next highest priority after the CPU is automatically selected as the master and can immediately retry, so the probability that the initialization process as a system will fail is significantly lower than in the conventional method. , It is possible to make full use of the improvement in reliability due to the multiprocessor.
また、この発明によれば、初期化処理用のマスタCPU
が予め定められた優先順位に従って自動的に選択される
ため、従来のようにスイッチ操作でマスタの設定を行な
う必要がなくなる。更に、この発明によれば、一部のCP
Uがシステムから取外されていても、上記した初期化処
理の自動リトライ機能には全く影響を及ぼさないことか
ら、保守のためのCPUの取外しが容易となる。Further, according to the present invention, the master CPU for initialization processing
Are automatically selected in accordance with a predetermined priority order, so that it is not necessary to perform master setting by switch operation as in the conventional case. Further, according to the present invention, some CPs
Even if U is removed from the system, it does not affect the automatic retry function of the initialization process described above, so that the CPU can be easily removed for maintenance.
第１図はこの発明を適用するマルチプロセッサシステム
のブロック構成図、第２図は第１図のシステムの初期化
方法を説明するためのフローチャート、第３図は従来の
マルチプロセッサシステムのブロック構成図、第４図は
第３図の従来システムの初期化方法を説明するフローチ
ャートである。 21−０〜21−ｎ……CPU、22……主記憶装置（MMU）、23
……システム制御装置（SCU）、24……システムバス、2
5……初期化スイッチ、26……OS動作要求スイッチ、27
……初期化実行フラグレジスタ。FIG. 1 is a block configuration diagram of a multiprocessor system to which the present invention is applied, FIG. 2 is a flow chart for explaining an initialization method of the system of FIG. 1, and FIG. 3 is a block configuration diagram of a conventional multiprocessor system. FIG. 4 is a flow chart for explaining the initialization method of the conventional system of FIG. 21-0 to 21-n ... CPU, 22 ... Main memory (MMU), 23
...... System control unit (SCU), 24 ...... System bus, 2
5 …… Initialization switch, 26 …… OS operation request switch, 27
...... Initialization execution flag register.
Claims (2)
CPUを備え、この複数のCPUのうちマスタに設定されたCP
Uにより初期化処理が行なわれるマルチプロセッサシス
テムにおいて、 上記各CPUと１対１で対応するフラグビットを持つフラ
グレジスタであって、上記各フラグビットのビット位置
が対応する上記CPUのマスタ設定に関する優先順位を示
す上記各CPUに共通のフラグレジスタを備えると共に、 上記各CPUは、 システム初期化要求発生時に対応する上記フラグレジス
タ内フラグビットをセットする処理を実行する手段と、 上記フラグビットセット処理の後に、上記フラグレジス
タを参照して、自身より優先順位の高いCPUに対応する
上記フラグビットがセットしているか否かを判定する判
定手段と、 この判定手段の判定結果に応じて自身がマスタCPUとな
るか否かを決定し、マスタCPUとなることを決定した場
合に上記初期化処理を実行する手段と、 上記マスタCPUとなって実行した初期化処理に失敗した
場合に対応する上記フラグレジスタ内フラグビットをリ
セットする手段とを具備し、 他のCPUがマスタCPUとなって実行した初期化処理に失敗
した結果、当該マスタCPUに対応する上記フラグレジス
タ内フラグビットがリセットされた場合に、新たな上記
フラグレジスタの内容に基づく上記判定手段の判定結果
をもとに、次の優先順位のCPUがマスタとなって初期化
処理を引継ぐようにしたことを特徴とするマルチプロセ
ッサシステム。1. A plurality of systems interconnected by a system bus
A CP that has a CPU and is set as a master among these CPUs
In a multiprocessor system in which initialization processing is performed by U, a flag register having flag bits that correspond to each of the above CPUs on a one-to-one basis, and the priority of master setting of the above CPU that corresponds to the bit position of each of the above flag bits A flag register common to each of the CPUs indicating the order is provided, and each of the CPUs executes a process of setting a flag bit in the flag register corresponding to a system initialization request, and a flag bit setting process. After that, by referring to the flag register, a judging means for judging whether or not the flag bit corresponding to a CPU having a higher priority than itself is set, and the master CPU itself according to the judgment result of this judging means. And a means for executing the above initialization processing when it is determined to be the master CPU, It is equipped with means to reset the flag bit in the flag register corresponding to the case where the initialization process executed as the master CPU fails, and the result that the initialization process executed by another CPU as the master CPU fails , When the flag bit in the flag register corresponding to the master CPU is reset, the CPU with the next priority becomes the master based on the determination result of the determination means based on the new contents of the flag register. The multiprocessor system is characterized in that the initialization processing is taken over.
CPUの各々と１対１で対応するフラグビットを持ち、そ
の各フラグビットのビット位置が対応する上記CPUのマ
スタ設定に関する優先順位を示す上記各CPUに共通のフ
ラグレジスタを備え、上記複数のCPUのうちマスタに設
定されたCPUにより初期化処理が行なわれるマルチプロ
セッサシステムの初期化方法であって、 システム初期化要求発生時に上記各CPUが対応する上記
フラグレジスタ内フラグビットをセットする第１ステッ
プと、 この第１ステップの後に上記各CPUが上記フラグレジス
タを参照して自身より優先順位の高いCPUに対応する上
記フラグビットがセットしているか否かを判定し、この
判定結果によりマスタCPUを選択する第２ステップと、 上記マスタCPUが上記初期化処理に失敗した場合に当該
マスタCPU自身が対応する上記フラグレジスタ内フラグ
ビットをリセットする第３ステップと、 上記マスタCPUが上記初期化処理に失敗した場合に残さ
れた各CPUが上記フラグレジスタを参照して自身より優
先順位の高いCPUに対応する上記フラグビットがセット
しているか否かを判定し、この判定結果により次のマス
タCPUを選択する第４ステップとを備え、 初期化処理の失敗毎に上記第４ステップにより次の優先
順位のCPUをマスタとして選択して初期化処理を引継が
せるようにしたことを特徴とするマルチプロセッサシス
テムの初期化方法。2. A plurality of systems interconnected by a system bus
A plurality of CPUs are provided, each of which has a flag bit corresponding to each of the CPUs, and which has a flag register common to each of the CPUs, which indicates a priority order for master setting of the CPU corresponding to a bit position of each flag bit. A first step of setting a flag bit in the flag register corresponding to each CPU when a system initialization request is generated, which is a method for initializing a multiprocessor system in which initialization processing is performed by a CPU set as a master After this first step, each of the CPUs refers to the flag register to determine whether or not the flag bit corresponding to the CPU having a higher priority than itself is set, and the master CPU is determined based on this determination result. In the flag register corresponding to the second step to select and the master CPU itself when the master CPU fails in the initialization process. The third step of resetting the lag bit, and when the master CPU fails in the initialization process, each remaining CPU refers to the flag register and sets the flag bit corresponding to the CPU with a higher priority than itself. And the fourth step of selecting the next master CPU according to the result of this judgment, and the CPU of the next priority is selected as the master by the above fourth step each time the initialization process fails. A method for initializing a multiprocessor system, characterized in that the initialization processing is carried over.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230633A JPH0821025B2 (en) | 1986-09-29 | 1986-09-29 | Multiprocessor system and method of initializing the system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230633A JPH0821025B2 (en) | 1986-09-29 | 1986-09-29 | Multiprocessor system and method of initializing the system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6383856A JPS6383856A (en) | 1988-04-14 |
| JPH0821025B2 true JPH0821025B2 (en) | 1996-03-04 |
Family
ID=16910845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230633A Expired - Lifetime JPH0821025B2 (en) | 1986-09-29 | 1986-09-29 | Multiprocessor system and method of initializing the system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821025B2 (en) |
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| US5448716A (en) * | 1992-10-30 | 1995-09-05 | International Business Machines Corporation | Apparatus and method for booting a multiple processor system having a global/local memory architecture |
| US7350063B2 (en) * | 2002-06-11 | 2008-03-25 | Intel Corporation | System and method to filter processors by health during early firmware for split recovery architecture |
| JP4398386B2 (en) | 2005-01-28 | 2010-01-13 | 富士通株式会社 | Device for interconnecting multiple processing nodes via serial bus |
| JP4853620B2 (en) * | 2005-12-08 | 2012-01-11 | 日本電気株式会社 | Multiprocessor system and initial startup method and program |
| EP2568394A4 (en) * | 2010-05-07 | 2013-08-28 | Fujitsu Ltd | Hardware control method of information processing system and information processing system |
Family Cites Families (1)
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|---|---|---|---|---|
| JPS6292045A (en) * | 1985-10-18 | 1987-04-27 | Fujitsu Ltd | Control system initial program loading |
-
1986
- 1986-09-29 JP JP61230633A patent/JPH0821025B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6383856A (en) | 1988-04-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |