JPS59205863A - プログラム可能な符号化および復号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、プログラム可能な符号化および復号化装置に
関するものであシ、特にデジタルおよびアナログ通信ラ
イン間に配置さ゛れ、それに接続された上述の形式の装
置に関するものである。

〔発明の技術的背景〕

通信技術においては長距離の伝送情報中でのデジタル信
号技術の使用は可聴周波の伝送であってもますます顕著
になって来ている。他方中心局またはローカル局と加入
者装置との間の加入者ラインは通常アナログ形態で動作
される。

それ故、デジタル的な動作の主ラインとアナログの加入
者ラインとの間に符号化および復号化装置を挿入するこ
とが必要である。そのような符号化および復号化装置は
デジタルＰ波、アナログ−デジタル（以下Ａ−Ｄと呼ぶ
）およびデジタル−アナログ（以下Ｄ−Ａと呼ぶ）変換
およびまたしばしば反響抑圧動作を遂行する。上述の各
符号化および復号化装置は複数の信号処理部分を備え、
それらは上述の作業を行い、それら装置は通常２つの通
路すなわち入来する信号を処理する通路および小信号を
処理する通路に配置されている。

符号化および復号化装置の複雑さが増加したことによっ
て符号化および復号化装置中の柚々の４１号処理装置の
特性を装置の適切な機能を確保するためにテストする必
要が増加している。

それ故、例えば１ｂ号強度その他のパラメータについて
加入者ライン中の支配的状態ＫＵ５してデジタルフィル
タの係数を設定することが可能である上述の形式の装置
はすでに知られている。

この方法においてはデジタルフィルタの伝達関数は上記
パラメータが変化する時に変化され、それによってメツ
セージ信号の品質が改善される。そのような状況下では
装置をそれらの完全性およびそれらの意図する機能の特
性についてテストすることができるだけでなく、また係
数の瞬時値を決定することができることが好ましい。こ
のため符号化および復号化装置をテストするのに使用す
るためのよシ複雑な、或はそれよシ複雑でない種々のテ
スト装置かすでＶこ開発されている。しかしながら、こ
れらの通常のテスト装置について得られた経鋏ではそれ
らはめ！シにも複雑であって、したがって高価であり、
符号化および復号化装置を設けた半尋体ナッゾの外部に
可成の量の付加的なハードウェアを必要とし、或は全て
のテストルートすることができず、符号化および復号化
装置の満足な特性を確認するために必要な情報を集める
仕事を行うことができない。

〔発明の概要〕

したがって、本発明の一般的な目的は従来技術の欠点を
除去することにある・ さらに説明すれば、本発明の目的は従来のこの種の形式
の装置の欠点を有しないデジタル、アナログ通信ライン
間に設けられる符号化および復号化装置を提供すること
である。

本発明の別の目的は、内部の種々の装置の動作およびテ
ストのために符号化および復号化装置チップの外部に設
ける付加的ノ、　　ｌ、）ウェアは比較的廉価なものが
少量必要であるに過ぎないように考慮して装置を設計す
ることである。

本発明の付随的な目的は、構造が簡単で、安価に製作す
ることができ、使用が容易でそれにも拘らず動作に信頼
性がある上述の形式の装置を案出することである。

これらの目的および以下の説明から明らかにされるその
他の目的を遂行するために、不発明の特徴とするところ
はデジタルおよびアナログ通信ライン間に配置されてそ
れに接続さＪｔている符号化および復号化装置の構成に
ある。この装置は入来デジタル信号用の第１の通信路と
それと分離された出デジタル信号用の第２の通信路を形
成する手段と、それぞれこれら第１および第２の通信路
中に挿入され、複数のテスト可能な装置をそれぞれ含む
第１および第２の１ａ号処理手段と、前記テスト可能な
装置をテストする手段とを具備している。テスト手段は
テスト信号を出力する手段と、前記テスト可能な装置の
少なくとも若干のものをパイｉ４スするテスト通路を前
記第１およびしλ２０曲伯賂中およびこれら通信路間に
形成する手段と、入来２よび出デジタル信号のそれぞれ
の伝ｊ％方向でみて前記テスト可能な装置の少なくとも
若干のものに先行して前記の各テスト通路と前記第１お
よび第２の通信路との間で前記第１および第２の通信路
中に挿入されて前記通路間を選択的に切換える動作を行
うスイッチング手段〒４にマルチプレクサと、前記テス
ト可能な装置１なの異なる組合せをそれぞれ菊する枚数
のテストルートを設けるように前記スイッチング手段の
動作を制御する手段とを備えている。

本発明の特にすぐれた効果は符−秒化訃よび復号化装置
の信号処理部分の装置および接続と共にテスト装置の少
なくとも大部分のものを共通のテップ上に形成すること
が容易に可能であることでおる。このようにしてテスト
ｈｗの費用は最小のものにすることができる。

〔光明の実施例〕

、バ１図を参照すると、１は本発明によるプログラム可
能な符号化およびゆ号化装置（以下Ｃ０ＤＥＣという）
を全体として示している。図示のように３個のＣＯＤ’
ＥＣ１は互に並列に設けられている。しかし、典型的に
は多数のＣ０ＤＥｃ１が各電話交換機にあることが好ま
しい。こｒしらＣ０ＤＥＣ１のそれぞれは異なる加入者
ラインと共同して・助作する。選択マルチプレクサ２が
設けられて、それは選択されたＣ０ＤＥＣ１の各エネー
ブル入力端における電圧レベルを変化させることによっ
てテストされるべきＣ０ＤＥＣ１を選択する。

ＩＸＩ示の選択マルチプレクサ２は８個までのＣ０ＤＥ
Ｃ１を扱うことができ、それらは共通のカード上に配置
されてもよい。論理回路４によりｉｉ；１．Ｉ　Ｉ卸さ
れるシフトレジスタ３はデータ出方端を・わし、それは
線４６　（（Ｃ，１：　ッテ各Ｃ，０ＤＥＣ１１７）デ
ータ入力端に接続されている。

動作およびテスト回路の詳細は第２図を参照にした以下
の説明から明らかにされよう。入来または受信信号また
はデータ用の第１の通路５は入来デジタルライン６から
加入者ラインへ接続されたアナログ出力ライン７へ連な
るそれぞれの電気接続によって形成される。他方、加入
者ラインに接続されたアナログ入力ライン８を通って伝
播する信号は入来し、出デジタルラインＩＯＫ至るよう
に比信号のための第２の通路９を通過する。

伸張および入出力装置１ノ、受信フィルタおよび利得装
置１２、挿間およびＤ−Ａ変換器１３および・千ルス幅
変調器１４を含む４８号処理装置が第１の通路５に配置
されている。デルタ・シグマ変調器その他の適当なＡ−
Ｄ変換器１５、デシメータ（ｄｅｃｉｍａｔｏｒ）　ｇ
　置ｉ　ｔ；　、送信フィルタおよび利得装置１７およ
び圧縮および入出力装置１８を含む別の信号処理装置が
第２の通路９に設けられている。別々のマルチプレクサ
１９゜２ｏ、２１．２２．２３および２４がそれぞれ装
置１２．’１３．Ｊ４，１６，１７および１８に先行し
て第１および第２の通路中に配置されている。テストラ
インまたは通路２５は伸張および入出力装置１１の前で
第１の通路５から分岐し、マルチプレクサ１９，２０，
２１．２２２３および２４のそれぞれに接続され、デジ
タルライン６からの入来信号をそれらに供給する。

マルチプレクサ１９．２０，２１．２２．２３および２
４はそれぞれ制別入力端０．Ｐ；Ｌ。

Ｍ；Ｊ、に；Ｈ，Ｉ：Ｇ、ＦおよびＥを有する。

またマルチプレクサ１９，２ｏ、２２および２３はまた
接地された入力端を備えている。制御入力端Ｅ乃至Ｐに
は２進°′０＃および°′１″を表わす低爾圧レベルお
よび高重圧レベルが選択的に供給され、それ故それらは
各マルチプレクザ１９乃至２４の入力端の１つを選択的
にその出力端に接続するスイッチとして作用することが
でき、それら出力端はそれぞれ関係する装置１２乃至１
４および１６乃至１８に接続される。このようにして装
置１２乃至１８を第１および第２の通路５および９０区
問および、或はテスト通路２５の区間の間に或は区間を
辿って延びるテスト信号伝送ルー）Ｋ選択的に含めたシ
、或はそれらをそこから除去したシすることが可能にさ
れる。このようにＣ０ＤＥＣ１の内部の構成はＣ０ＤＥ
Ｃ１のテストを容易に行うことができるように変更され
ることができる。Ｃ０ＤＥＣＪはＬＳＩ技術によって製
作されることが好゛ましい。

マルチプレクサ１９乃至２４および１６乃至１８はプロ
グラム制御によシ外部７′クセスピン（受信データ入力
、送信データ出力）全ブｔしであるブロックを容易にク
リアした多使用を開始したりするような接続を許容する
。一度にＣ０ＤＥＣ２の全てをテストしようとする巨大
なワードよシもずっと効率的にブロックペースで論理装
置を１つ、と小さいテストシードで検査することができ
る。

受信フィルタおよび利得装置１２および送信フィルタお
よび利得装置１７はさらにノ・イブリッドデータ情報を
伝送する接続ライン２６、および装置１２から装置１７
ヘテストストリング（ｔｅｓｔ　ｓｔにｉｎｇ）情報を
伝送する接続ライン２７によって互に接続されている。

接続ライン２６を経て伝播する信号は受信フィルタおよ
び利得装置１２を通過する入来デジタル信号の特性に応
じた情報を搬送する。この情報はそれをハイブリッド係
数で乗算することによって既知の方法で変形され、変形
された情報はそれから送信フィルタおよび利得装置１７
中で第２の通路９中を伝播するデジタル信号と組合わさ
れ、第１の通路５を伝播し、加入者ラインを通って第２
の通路９に現われる信号に応じた反響効呆會消去しない
までも少なくとも抑圧するように作用する。

上述の構成によって生じる別の効果はＣ０ＤＥＣ１が例
えばＬＳＩの製造技術を使用して単一の基板上に設けら
れる時に特に有用な効果であって、テスト通路２５およ
びＣ０ＤＥＣ１の内部に敗けられたマルチプレクサ１９
乃至２４の存在によってデジタル信号が現われ或は３２
　ｋＨｚのザンプリンダ速度で現われるべきである通路
５および９０点にアクセスすることが可能Ｋｉることで
ある。これは種々の咀、用に有用である。それ故、例え
ば、デシメータ装置１６の出力端へ、および挿間および
Ｄ−Ａ変換器１３の入力端へのアクセスはチャンネルフ
ィルタを用いないで孤立したＡ−ＤおよびＤ−Ａ変換器
としてこれらの装置１６および１３を使用するために使
用されることができる。また、受信フィルタおよび利得
装置１２のすぐ上流の地点および送信フィルタおよび利
得装置１７のすぐ下流の地点に直接アクセスすることが
できることによって、Ｃ０ＤＥＣ１の初期設定が簡単に
される。それにおいて装置ｌｌ′７− １１および１８は設定１位中テストパルスにおいてこれ
らの装置１１および１８の効果の付随的な消去によって
パイｉ？スされることができる。

さらにまたテストマルチプレクサ１９乃至２４はＡ−Ｄ
インターフェイスにおけるデ・ゾタルなループバックを
形成するために使用されることもできる。それにおいて
はＡ？ルス幅変調器１４の動作を制御する挿間およびＤ
−Ａ変換器１３の出力はデシメータ装置１６に供給され
る。しだがって受信入力ビン上のデジタル入力はＣ０Ｄ
ＥＣ１の全ての通路ｈ■、機能テストのために送イ肖側
に戻ることができる。

Ｃ０ＤＥＣ７は内部ＰＬＬ回路を肩するが、それは図示
されていない。これらの回路はＴＬＯＣまたはＲＬＯＣ
出力端のイ町れかを見ることによってアクセスされるこ
とができる。ループがロック状態にある時、外部フレー
ム同期と内部フレーム同期間には同期関係がある。ＬＯ
Ｃ信号ＥＸ−ＯＲの２つにおけるアドレス０Ｅｈｅｘに
よってアクセスされる。

Ｃ０ＤＥＣ１はさらに別のマルチプレクサ２８を備え、
そのマルチプレクサ２８は、Ａ、Ｂ、Ｃ。

Ｄで示された４個の制御入力端を有している。

マルチプレクサ２８は接地入力端２９、それぞれ信号処
理のための前記装置１７．１２・１６゜１５．１３．１
２および１１の出力端に接続された別の入力端３０乃至
３７および受信ならびに送信信号のためのタイムスロッ
トヲ示すＴＬＯＣおよびＲＬＯＣ’！ｒ受ける入力端３
８および３９を備えている。

マルチプレクサ２８の出力端４０は追加の、スナわちモ
ード選択マルチプレクサ４１の１入力端に接続されてい
る。制御入力端Ａ、Ｂ、Ｃ・ＤＫ供給された２進″ＯＨ
および１”を表わす低および高電圧レベルの９′：ｆ定
の組合せによって選択されたデータ入力端２９乃至３９
０１つはマルチプレクサ２８を辿って出力端４０に接続
され、したがって適切な情報がモード選択マルチプレク
サ４ノに供給される。第２の通路９はモード選択マルチ
プレクサ４１の他の入力端に接続される。モード選択マ
ルテフ０し゛フサ４１はデジタル出力ライン１０へ４０
または９を接続するための入力端間の切シ換え動作を行
う。

モード選択マルチプレクサ４ノの動作は入力端４２によ
多制御され、その入力端４２はオアゲート４３から信号
を受ケ、このオアゲート４３はマルチプレクサ２８の入
力端Ａ、Ｂ、ＣおよびＤに同時に現れる電圧レベルを受
ける４個の入力端を有している。図示のように、入力端
Ａ。

Ｂ　、Ｃ、Ｄの信号の電圧レベルの何れかが尚レベルの
ときはモード選択マルチプレクサはマルチプレクサ２８
の出力端２８とデジタル出力ライン１０との間の接続を
設定する。したがって、モード選択マルチプレクサ４ノ
はそのテストモードにあシ、テストデータはそこから出
力ライン１０に出力される。Ａ、Ｂ、Ｃ，Ｄの全ての信
号の電圧レベルが低い場合のみ出力端４０と出力ライン
１０との間の接続が遮断さＩ”Ｌ　、９’ｔ　２の通路
９と出力ライン１０との間のｆｉ　Ｍが設定される。そ
の時、第２の通路９からの処理されたデジタル出（ｔ４
号はデジタル出力ライン１０に到達し、Ｃ０ＤＥＣ１は
その正常の動作モードで動作される。オアダート４３は
また別のオアヶ゛−ト４４を制御し、そのオアダート４
４は゛また送信タイムスロットエネーブル信号によって
ｆｔｆｉ制御されている。これらの制御信号の何れか一
方が緒レベル状態にあると、オアゲート４４からの出力
信号はスイッチング装置４５を閉じて、デジタル出信号
は出力ライン１０に伝達されることができる。

第３図にはＣ０ＤＥＣ１のプログラミング部分すなわち
制御部分が示されている。ンログラミンダ部分の入力ラ
イン４６に現われる、弗１図のシフトレジスタ３のデー
タ出力端より発生したプログラムされた入来デジタル信
号はタイミングおよび制御回路４８の入力端４７に与え
られる。入力端４７の入来信号はアドレスまたは制御デ
ータの何れかでアシ、それぞれ８ビツトワードの形態で
ある。これらの２つの形式のワード間の決定的な相違は
、アドレスワードの最上桁ビットは２進″０”でｂｂ、
毎回のデータワードの最上桁ビットは常に２進′”１＃
であることである。タイミングおよび制御回路４８が入
力端４７における入力ワードの最上桁ビットが′０”と
１＃の何れを認識したかによって７ビツトアドレスシフ
トレジスタ５０をエネ　プルにする接続線４９または８
ビツトデータシフトレジスタ５２をエネーブルにする接
続線５１の何れかに装荷信号を出力する。シフトレジス
タ５２２よび５０のそれぞれの入力端５３および５４は
プログラミング部分の入力ライン４６に接続されている
。それ故、最上桁ビットに後続する入来ビット流は入来
ビット流れがアドレスのカテゴリーのものかデータのカ
テゴリーの卯 ものかに応じてアドレスシフトレジスタＳ８またはデー
タシフトレジスタ５２中に直列に装荷される。

アドレスシフトレジスタ５ｏはアドレスデコーダ５６の
入力端に接続された出力端５５を備えている。アドレス
レコーダ５６は複数の制御出力端を有しておシ、それら
はそれぞれ複数の別々のラッチのそれぞれの入力端に導
かれている。それらのラッチのうち送信タイムスロット
ラッチ５７、受信利得ラッチ５８およびテストラッチ５
９だけが特に示されている。他の全てのラッチの動作は
ラッチ５７．５８のそれと類似しており、それ故それら
は図面では省略されまたそれらについての詳細な説明も
省かれている。アドレスデコーダ５６の別の出力端はタ
イミングおよび制御回路４８の制御入力端に接続されて
いる。ラッチ５７乃至５９の制御入力端における信号は
、任意の与えられた時間においてアドレスされているラ
ッチ５７乃至５９のその入力端をエネーブルにし、一方
、残）のラッチはディスエーブルにはれる。その状態で
回路は入力ライン４６に次の８ビツトワードが現れるの
を待つ。大抵の場合にこの次のワードは、例えば種々の
フィルタの係数設定のだめの情報或は受信または送信信
号用のタイムスロットの選択のためのタイミング情報等
の情報を含んだデータである。このデータワードが前端
のＩｔ　Ｉ　ＰＩによって指示されて到着すると、その
ワードの最上桁ビットに後続するビットは順次シフトレ
ジスタ５２中にセットされる。それからタイミングおよ
び制御回路４８はラッチ５７乃至５９に装荷命令を発し
、データシフトレジスタ５２中に蓄積された情報は７ビ
ツトデータパス６０に出力される。このデータはラッチ
５７乃至５９のそれぞれに供給されるけれども、アドレ
スデコーダ５６からの信号によってエネーブルにされた
ラッチだけが７ビツトデータワードを装荷される。各ラ
ッチ５７．５１Ｊはそれぞれ複数の出力導線６１．６２
を有し、それらは制御されるべき装置に接続されている
。図示の実施例ではタイムスロット制御論理装置（図示
せず）および第２図の受信フィルタおよび利得装置１２
にそれぞれ接続されている。出力導線６２によって伝達
される情報はフィルタおよび利得装置１２の係数を決定
する。

データバス６０は７ビツトワードたけを伝播されるが受
信フィルタ２よび利得装置１２の利得を設定するために
は８ビツトのワードが必要である。データの失われた最
下桁ビットヲ供給するために、受信利得ラッチ５８は２
つのアドレスを割当てられ、それはアドレスの最下桁ビ
ットが異なるに過ぎない。その時アドレスの最下桁ビッ
トは導線６３を通って受信利得ラッチ５８に供給され、
それ故ラッチ５８〃よエネーブルにされた時にこのアド
レスの最下桁ビットはデータの最下桁ピッ）を構成する
。

アドレスおよびデータの各ビットの桁は表１によって明
らかにされる。これはｃｃｉｐＥｃ市ｌ制御マツプであ
る〇 （註）：全部゛′（）′のアドレスは直接が推定かの例
れかにできる。ゼロの直接アドレスは全Ｃ０ＤＥＣ機能
をデフオールド（ｄｅｆａｕｌｔ）　Ｋする。プログラ
ミングデータの入力が全部１になる時、パワーの降下が
生じる。

推定アドレスのゼロは２個の連続したデータバイトがＣ
０ＤＥＣ中にエネーブルにされると生じる。このモード
では全機能であるがタイムスロットはデフオールドであ
るつＴｘとＲｅｃの両者は＝であり、上述のように制御
される。

テストラッチ５９がエネーブルにされると、データバス
６Ｑからテストラッチに供給された７ピ・トデータヮー
ドの下の４桁が並列にテス）　ＲＯＭ　（読取専用メモ
リ）６４に送られ、そのＲＯＭ　６４は出力端Ａ乃至Ｐ
を有し、それらはマルチプレクサ２８．２４．２３．２
２，２１゜２０．１９とその順序で対応する。テストＲ
ＯＭ６４は複数のメモリ位置を有し、それらはテストラ
ッチ５９に、よりテス）　ＲＯＭ　６４に供給された４
ビツトによって選択的にアドレスされる。

テストＲＯＭ　６４のイ重々の位置に蓄積されたビット
は表２に示されており、そわらはまたテストＲＯＭ　６
４の個々のメモリ位置に蓄積さ才１．たそれぞれの１６
ビツトワードをマルチプレクサ１９乃至２４の入力端Ａ
乃至Ｐのどれが付勢され、どれが付勢されないかを示す
ことによって第２図に示されるようなテストされている
Ｃ０ＤＥＣＩの各部分の装置と相関させる。

山　Φ−ｒ＋　Ｐ−１＋　ＯＯＯＯＯＯＯＯＯｏ　０口
０００　Ｗ４　Ｆ−１＋−ｉ　’ｙ＋　ＯＯＯＯＯ２ｏ
ｗｓＯＯｏｃ＋０００ｏｃｒＯｏｃｒ二　〇ΩｏＯΦ−
０００−０ＯＯＯ Ｈ０００００００（）Ｆ−１０００００Ｑ　　００　＋
　ｍ　−＋＋　Ｑ　Ｏ００００＋　＋。

○　Ｏｒ−ＩＣ）　ｌ−１？−４Ｈ，００００００Ｃ１
１−ＩＥｌ　　（）　Ｃ）　Ｃ）　−□　＋＋＋−ＯＣ
）　ｗ＠　ＯＨｏ　０＜ｉ　　０００００００＋＋０Ｏ
ＯＯ＋−４ｔ＋０　？−１０？−Ｉ　Ｃ）−ローＯＭ　
Ｏ−。−Ｒ０、Ｏ＋　Ｆ−＋　００　ｖｓ−。０−一。

Ｑベ　　　ＯＯＯＯＦＩ　？−１？−１−００００！−
１ｖｓ００００ロｏＯロ？−１？−４−ｒ＋１？−Ｉ−
第３図にはまた、データシフトレジスタ５２の内容が出
力端６６へ導かれるライン６５ヘシフトして取シ出ずこ
とができることが示されている。このようにしてデータ
シフトレジスタ５２の内容は確認その他の目的で読取ら
′れることかできる。また、３状態読戻しくリードパッ
ク）ハ、＜　５７　カラツナ５フ乃至５９からデータシ
フトレジスタ５２へ結合されていることが示されている
。このようにして、前の、或は胡在の各エネーブルにさ
れたラッチ５７乃至５９の内容がプログラミング部分の
出力端６６において読取られることができる。

第１図に戻ると、シフトレジスタ、９はい。

乃至Ｄ／Ｑ　７として記月を付された複数の両方向性入
／出力端を備えている。このようにして、シフトレジス
タ３は関係するデータバスｔｉて図示されていないマイ
クロプロセッサと通信を行い、またそれによって制御さ
れる。図示されないマイクロプロセッサがどのようにし
てテストルーチンを設足し、各種の係数、例えば受信お
よび送信チャンネル用のタイムスロット、受信および送
信フィルタ装置の最良利祠、受信および送信フィルタ装
置間のハイブリッド接続用の適切な係数値等々をどのよ
うに選択するかを散開することは本発明の範囲外のこと
である。

これらのパラメータの選択のための基準は電話技術の専
門家にはよく知られておシ、したがってそれ′らについ
てここで説明する必要はない。

以上、特定の装置に関連して本発明の詳細な説明したが
、この説明は単なる例示に過ぎないものであって特許請
求の範囲に記載された発明の技術的範囲を限定するもの
ではないことを明確に理解すべきである。

【図面の簡単な説明】

第１図は本発明の１実施例のＣ０ＤＥＣ群を電話交換機
にある付加的ハードウェアと共に示すブロック図、 第２図は第１図のＣ０ＤＥＣのそれぞれに設けられた動
作およびテスト回路のブロック図、第３図は第１図のＣ
０ＤＥＣのそれぞれのプログラミング部分のブロック図
である。

Claims (9)

【特許請求の範囲】
1. （１）　　デジタル通信信号用の１以上の通信路を形成
   する手段と、 この通信路中に挿入され、そこを通過するデジタル信号
   を処理する如く動作する複数のテスト可能な装置を含む
   信号処理手段と、 前記テスト可能な装置をテストする手段とを具備し、 このテストする手段は、 前記テスト可能な装置の少なくとも１つをバイパスする
   少なくとも１つのテスト通路を形成する手段と、 デジタル通信信号の伝播方向でみて前記テスト可能な装
   置の少なくとも若干のものに先行して前記テスト通路と
   前記通信路との間で前記通信路に挿入されて前記通路間
   を選択的に切換える動作を行うスイッチング手段と、 前記テスト可能な装置をバイパスするテストルートを少
   なくとも１つ設けるように前記スイッチング手段の動作
   を制御する手段と、および前記テストルートにテスト信
   号を出力する手段とを具備していることを特徴とするデ
   ジタル信号処理装置。
2. （２）入来デジタル信号用の第１の通信路とそれと分離
   された出デジタル信号用の第２の通信路を形成する手段
   と、 それぞれこれら第１および第２の通信路中に挿入され、
   複数のテスト可能な装置をそれぞれ含む第１および第２
   の信号処理手段と、前記テスト可能な装置をテストする
   手段とを具備し、 このテスト手段は、 前記テスト可能な装置の少なくとも若干のものをバイパ
   スするテスト通路を前記第１および第２の通信路中およ
   びこれら通信路間に形成する手段と、 入来および出デジタル信号のそれぞれの伝播方向でみて
   前記テスト可能な装置の少なくとも若干のものに先行し
   て前記の各テスト通路と前記第１および第２の通信路と
   の間で前記第１および第２の通信路中に挿入されて前記
   通路間を選択的に切換える動作を行うスイッチング手段
   と、 前記テスト可能な装置の異なる組合せをそれぞれ有する
   複数のテストルートを設けるように前記スイッチング手
   段の動作を制御する手段と、および 前記テストルートにテスト信号を出方する手段とを具備
   しているデジタルおよびアナログ通信ライン間に配置さ
   れてそれに接続されている符号化および復号化装置とし
   て構成されている特許請求の範囲第１項記載のデジタル
   信号処理装置。
3. （３）前記スイッチング手段は、前記テスト可能な装置
   の別々のものに先行してそれぞれ配置され出力端がそれ
   に接続されている複数のマルチプレクサを具備し、それ
   らマルチプレクサは前記第１および第２の通信路および
   テスト通路のそれぞれのものに少なくともそれぞれ接続
   された複数のデータ入力端と１．前記データ入力端と各
   マルチプレクサの出力端との間の接続をそれに加えられ
   た制御電位の値に応じて制御する動作を行うための少な
   くとも１つの制御入力端とを具備し、スイッチング手段
   の動作手段は前記マルチプレクサの制御入力端に選択さ
   れた電位を供給する手段を備えている特許請求の範囲第
   ２項記載の装置。
4. （４）前記マルチプレクサの少カくとも若干のものの前
   記データ入力端の１つが接地されている特許請求の範囲
   第３項記載の装置。
5. （５）前記マルチプレクサの制御入力端に電位を供給す
   る手段は、２進数の異なる組合せをそれぞれ蓄積してい
   る異なるアドレスをもつ複数のメモリ位置を有しそれら
   メモリ位置を選択的にアドレスするための複数のアドレ
   ス入力端と、前記マルチプレクサの制御入力端にそれぞ
   れ接続されて関係するマルチプレクサの制御入力端に前
   記電位として選択されたアドレスされたマメモ位置に蓄
   積された各２進数の組合せを供給する出力端とを有する
   テストメモリと１．このテストメモリのアドレス入力端
   に選択されたアドレスを供給する手段とを具備している
   特許請求の範囲第３項記載の装置。
6. （６）テストメモリが読取り専用メモリである特許請求
   の範囲第５項記載の装置。
7. （７）　　前記アドレスを供給する手段は、アドレスさ
   れるべきメモリのアドレスを示すデータを蓄積すること
   ができ、複数の並列データ出力端を有するデータ蓄積部
   と、前記テストメモリのアドレス入力端と前記データ蓄
   積部のデータ出力端とを接続するデータバスとを具備し
   ている特許請求の範囲舗５項記載の装置。
8. （８）前記アドレスを供給する手段はさらに前記データ
   蓄積部と前記テストメモリのアドレス入力端との間の前
   記データバス中に挿入され、付勢時に前記データバスか
   らデータを受けるエネーブル用装荷入力端を有するテス
   トラッチを備え、さらに、このテストラッチが装荷され
   るべき時にテストラッチの装荷入力端を付勢する手段を
   備えてｂる特許請求の範囲第７項記載の装置。
9. （９）前記付勢する手段は入来信号に応答するタイミン
   グおよび制御回路を備えている特許請求の範囲第８項記
   載の装置。 αＱ　テストラッチは付勢されなめ場合にはテストラッ
   チをディスエーブルにするように動作するエネーブル入
   力端を備え、前記アドレスを供給する手段はさらに前記
   データバスから前記データを受信するために前記装荷入
   力端の付勢中前記テストラッチが装荷されるべきである
   時に少なくとも前記テストラッチの前記エネ・−プル入
   力端を付勢する手段を具備している特許請求の範囲第９
   項記載の装置。 αη　前記テストラッチのエネーブル入力端を付勢する
   手段は、前記テストラッチに割轟てられた少々ぐとも１
   つの追加のアドレスを蓄積することのできるアドレス蓄
   積部と、前記アドレス蓄積部と前記テストラッチの少な
   くとも前記エネーブル入力端との間に配置されて前記ア
   ドレス蓄稍部中の前記追加のアドレスの出現に応じて前
   記エネーブル入力端を付勢する如く動作するアドレスデ
   コーダとを具備している特許請求の範囲第１０項記載の
   装置。 （ｘ２　　前記テスト可能な装置の１つの動作を変更さ
   せる如く動作し、それに割当てられた別の追加のアドレ
   スを有する少なくとも１個の追加のラッチを具備し、こ
   の追加のラッチは前記テストラッチと同じように前記デ
   ータバスと前記テスト可能な装置の１つとの間に挿入さ
   れ、それ自身の装荷入力端は前記テストラッチの前記装
   荷入力端と同時に動作され、それ自身のエネーブル入力
   端は前記アドレスデコーダに接続されて前記テスト可能
   な装置の１つの動作が前記アドレスバスによって供給さ
   れるデータに従って変更される時に付勢される如く構成
   されている特許請求の範囲第１１項記載の装置。 （１１前記テストルートから選択的に情報を回復する手
   段を備えている特許請求の範囲第７項記載の装置。 α４　前記情報を回復する手段は追加のマルチプレクサ
   を具備し、そのマルチプレクサは各種テストルートの下
   流端およびデータ出力端において前記テスト通路にそれ
   ぞれ接続された複数のデータ入力端と、付勢に応じて前
   記追加のマルチプレクサの前記データ出力端に前記デー
   タ入力端を接続する動作を行うだめの複数の制御入力端
   とを具備し、さらにこの追加のマルチプレクサの制御入
   力端を選択的に付勢する手段が設けられている特許請求
   の範囲第１３項記載の装置。 α９　前記テストメモリの出力端のいくつかは前記追加
   のマルチプレクサのそれぞれ関連する制御入力端に割当
   てられてそ扛に接続され、前記追加のマルチプレクサの
   関係する制御入力端にそれを付勢するために前記選択さ
   れアドレスされたメモリ位置に蓄積され各２進数の組合
   せを供給する特許請求の範囲第１４項記載の装置。 ａＱ　　前記テスト、信号処理および回復手段は共通の
   チップ上に形成されている特許請求の範囲第１５項記載
   の装置。