JPH0375638U - - Google Patents

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JPH0375638U
JPH0375638U JP13695589U JP13695589U JPH0375638U JP H0375638 U JPH0375638 U JP H0375638U JP 13695589 U JP13695589 U JP 13695589U JP 13695589 U JP13695589 U JP 13695589U JP H0375638 U JPH0375638 U JP H0375638U
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【図面の簡単な説明】
第１図は本考案に係る直並列型ＡＤ変換器の第
１の実施例を示す構成ブロツク図、第２図は本考
案に係る直並列型ＡＤ変換器の第２の実施例を示
す構成ブロツク図、第３図は第２図装置の要部を
示す構成回路図、第４図は第２図装置の動作を示
すタイムチヤート、第５図は直並列型ＡＤ変換器
の第１の従来例を示す構成ブロツク図、第６図は
直並列型ＡＤ変換器の第２の従来例を示す構成ブ
ロツク図である。 １，７…トラツク・ホールド部、２…第１のＡ
Ｄ変換部、３…ＤＡ変換部、４，８…減算手段、
５１…第２のＡＤ変換部、６２…加算器、６３…
選択手段。

Claims (1)

  1. 【実用新案登録請求の範囲】 入力アナログ信号をトラツク・ホールド部で追
    従・保持し、その出力を第１のＡＤ変換部でデジ
    タル信号に変換した後再びＤＡ変換部でアナログ
    信号に変換し、このアナログ信号と前記トラツク
    ・ホールド部の出力との差分を減算手段で取出し
    、減算手段の出力を第２のＡＤ変換部でデジタル
    信号に変換し、第１・第２のＡＤ変換部のデジタ
    ル出力から前記入力アナログ信号に対応するデジ
    タル信号を得る直並列型ＡＤ変換器において、 第１のＡＤ変換部の出力と第２のＡＤ変換部の
    出力とを前者の最下位１ビツトと後者の最上位１
    ビツトとを重ね合わせて加算する加算器と、 この加算器の出力と第１のＡＤ変換部の出力と
    のいずれか一方を選択する選択手段とを備え、 選択手段が第１のＡＤ変換部の出力を選択する
    ときはトラツク・ホールド部がトラツクモードで
    動作するように構成したことを特徴とする直並列
    型ＡＤ変換器。
JP13695589U 1989-11-27 1989-11-27 Pending JPH0375638U (ja)

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JPH0375638U true JPH0375638U (ja) 1991-07-30

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51138376A (en) * 1975-05-27 1976-11-29 Fujitsu Ltd A-d converter checking system
JPS59205863A (ja) * 1983-04-18 1984-11-21 アルカテル・エヌ・ブイ プログラム可能な符号化および復号化装置
JPS60126923A (ja) * 1983-04-08 1985-07-06 テクトロニツクス・インコーポレイテツド デユアルフラツシユａ‐ｄ変換器の誤差診断方法及びデユアルフラツシユａ‐ｄ変換器
JPH01162420A (ja) * 1987-12-19 1989-06-26 Nippon Hoso Kyokai <Nhk> サブレンジ型ａ／ｄ変換装置

Patent Citations (4)

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