JPS5920500U - メモリ制御装置 - Google Patents

メモリ制御装置

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Publication number
JPS5920500U
JPS5920500U JP11460782U JP11460782U JPS5920500U JP S5920500 U JPS5920500 U JP S5920500U JP 11460782 U JP11460782 U JP 11460782U JP 11460782 U JP11460782 U JP 11460782U JP S5920500 U JPS5920500 U JP S5920500U
Authority
JP
Japan
Prior art keywords
arithmetic processing
memory
processing unit
circuit
predetermined
Prior art date
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Pending
Application number
JP11460782U
Other languages
English (en)
Inventor
斎藤　威雄
Original Assignee
三菱電機株式会社
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Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP11460782U priority Critical patent/JPS5920500U/ja
Publication of JPS5920500U publication Critical patent/JPS5920500U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のメモリ制御装置のブロック構成図、第２
図はこの考案によるメモリ制御装置のブロック構成図で
ある。 図において、１ａ〜１ｎはＲＯＭ、２は電源部、３は電
源ケーブル、４はｃｐｕ、５はｃｐｕパス、６はバス・
インタフェース回路、７はメモリ読み出し信号、８はア
ドレス信号、９はアドレス選択回路、１０３〜Ｉｏｎは
メモリ選択信号、１１はデータバス、１２はメモリカー
ド、１３ａ〜１３ｎはＲＯＭ電源、１４２〜１４ｎは読
み出し信号、１５は読み出し制御回路である。なお図中
同一あるいは相当部分には同一符号を付しである。

Claims (1)

    【実用新案登録請求の範囲】
  1. ＣＰＵ　（Ｃｅｎｔｒａｌ　　　Ｐｒｏｃｅｓｓｉｎｇ
    　　　ＬＩｎ江）やＭＣ（Ｍｉｃｒｏ−Ｃｏｍｐｕｔｅ
    ｒ）などの演算処理部と信号の授受を行なうバス・イン
    タフェース回路と、上記演算処理部からの制御信号を上
    記バス・インタフェース回路を介して受信し、所定のメ
    モリアドレスを有した不揮発性メモリに予め記憶されて
    いる所定のデータを読み出す信号を発生するアドレス選
    択回路と、予めそれぞれ所定のメモリアドレスが割付ら
    れ、かつ所定のデータが記憶されている複数個の不揮発
    性メモリとか、ら構成され、上記演算処理部からめ指令
    により上記複数個の不揮発性メモリに記憶されている所
    定のデータを上記演算処理部に読み出すメモリ制御装置
    において、上記不揮発性メモリに供給する電源と読み出
    し信号を、上記アドレス選択回路の出力信号により制御
    する読み出し制御回路を設け、上記演算処理部からの指
    令により上記アドレス選択回路で選択された所定のメモ
    リアドレスを有する上記不揮発生メモリにのみ電源及び
    読み出し信号を供給し、所定の記憶データを読み出すよ
    うに構成したことを特徴とするメモリ制御装置。
JP11460782U 1982-07-28 1982-07-28 メモリ制御装置 Pending JPS5920500U (ja)

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JP11460782U JPS5920500U (ja) 1982-07-28 1982-07-28 メモリ制御装置

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JP11460782U JPS5920500U (ja) 1982-07-28 1982-07-28 メモリ制御装置

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Publication Number Publication Date
JPS5920500U true JPS5920500U (ja) 1984-02-07

Family

ID=30264861

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JP11460782U Pending JPS5920500U (ja) 1982-07-28 1982-07-28 メモリ制御装置

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