JPS63147754U - - Google Patents

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JPS63147754U
JPS63147754U JP3924587U JP3924587U JPS63147754U JP S63147754 U JPS63147754 U JP S63147754U JP 3924587 U JP3924587 U JP 3924587U JP 3924587 U JP3924587 U JP 3924587U JP S63147754 U JPS63147754 U JP S63147754U
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JP
Japan
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memory
data
address bus
bus
address
Prior art date
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JP3924587U
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Publication date
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Description

【図面の簡単な説明】
図面はこの考案の一実施例を示すもので、第１
図は回路構成を示すブロツク図、第２図はメモリ
の機種に応じたアドレスバスの接続状態とこの接
続状態による指定アドレス及び続出される機種コ
ードの関係を示す図である。 １１……ＣＰＵ、１２……アドレスバツフア、
１３……アドレスバス、１４……ＲＯＭ、１５…
…データバス、１６……データバツフア。

Claims (1)

  1. 【実用新案登録請求の範囲】 アドレスバスがフローテイング状態となつた時
    に所定のメモリアドレスが指定されるように上記
    アドレスバスを適宜抵抗を介して電源電圧レベル
    あるいは接地レベルに接続する接続手段と、 この接続手段によりアドレス指定される記憶エ
    リアにモードデータが書込まれたメモリと、 上記アドレスバス及びデータバスにより上記メ
    モリと接続され、上記アドレスバスをフローテイ
    ング状態とし、上記メモリから続出される上記モ
    ードデータを上記データバスを介して取込む制御
    手段と を具備したことを特徴とする小型電子機器。
JP3924587U 1987-03-19 1987-03-19 Pending JPS63147754U (ja)

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JP3924587U JPS63147754U (ja) 1987-03-19 1987-03-19

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Application Number Priority Date Filing Date Title
JP3924587U JPS63147754U (ja) 1987-03-19 1987-03-19

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Publication Number Publication Date
JPS63147754U true JPS63147754U (ja) 1988-09-29

Family

ID=30852241

Family Applications (1)

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JP3924587U Pending JPS63147754U (ja) 1987-03-19 1987-03-19

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JP (1) JPS63147754U (ja)

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