JPS6313498U - - Google Patents
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- Publication number
- JPS6313498U JPS6313498U JP7484686U JP7484686U JPS6313498U JP S6313498 U JPS6313498 U JP S6313498U JP 7484686 U JP7484686 U JP 7484686U JP 7484686 U JP7484686 U JP 7484686U JP S6313498 U JPS6313498 U JP S6313498U
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- line
- supply line
- voltage supply
- booster circuit
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
Description
第１図は本考案の実施例を示す回路図、第２図
は従来例を示す回路図である。 ９…駆動回路、１２…電圧供給線、１３…ロー
アドレスデコーダ、１５…アクテイブリストア信
号線、１８…第１の昇圧回路、２１…書き込み信
号線、２２…第２の昇圧回路。
は従来例を示す回路図である。 ９…駆動回路、１２…電圧供給線、１３…ロー
アドレスデコーダ、１５…アクテイブリストア信
号線、１８…第１の昇圧回路、２１…書き込み信
号線、２２…第２の昇圧回路。
Claims (1)
- ローアドレスデコーダによつて選択されるワー
ド線に電圧を供給する電圧供給線と、ローアドレ
ス制御信号の印加時に発生されるクロツクパルス
に従つて電源電圧を前記電圧供給線に印加する駆
動回路と、メモリセルのセンス動作後該メモリセ
ルの電圧回復を行う動作を指示する信号が伝達さ
れるアクテイブリストア信号線と前記電圧供給線
間に接続された第１の昇圧回路と、前記メモリセ
ルへのデータ書き込みを指示する信号が伝達され
る書き込み信号線と前記電圧供給線間に接続され
た第２の昇圧回路とを備えたワード線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7484686U JPS6313498U (ja) | 1986-05-19 | 1986-05-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7484686U JPS6313498U (ja) | 1986-05-19 | 1986-05-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313498U true JPS6313498U (ja) | 1988-01-28 |
Family
ID=30920442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7484686U Pending JPS6313498U (ja) | 1986-05-19 | 1986-05-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313498U (ja) |
-
1986
- 1986-05-19 JP JP7484686U patent/JPS6313498U/ja active Pending