JPS5920140B2 - 対数の真数加算回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、二つの対数値の真数の加算を簡単な回路で
行なう装置に関するものである。

従来この種の装置として第１図に示すものがあつた。

図において１、２は対数表示信号の入力端子、３、４は
前記二つの入力端子より入力された対数表示信号より真
数を求めるそれぞれの対数・真数変換器（以下ＥＸＰと
略記）、５は前記二つのＥＸＰの出力の和をとる加算器
、６は前記加算器の出力の対数を求める真数・対数変換
器（以下ＬＯＧと略記）、７は出力端子である。次に動
作について説明する。

入力端子１、２より二つの信号Ａ、Ｂが入力されたとす
る。このときＥＸＰ３、４により、ａ ■ＩＯＡ・・・
・・・・・・ （１）を＝１０Ｂ・・・・・・・・・
（２） なる演算が行なわれ、入力信号Ａ、Ｂの真数ａ、をが求
められる（本動作例は常用対数であるが、自然対数に関
しても同様の結果を得る）。

次に前記ＥＸＰ３、４の出力ａ、ｂは加算器５で加算さ
れ（ａ＋ｂ）となる。

この値はＬＯＧ６に入力され、対数がとられてｌｏｇ（
ａ＋ ｂ ）となり出力端子７より出力される。千なわ
ち本装置によりＡ＊ Ｂ■ ｌｏｇａ＊ １０ｇｂ＝１
０ｇ（ａ＋ ｂ） 一・・（３）＊は上記演算の演算記
号なる演算が行なわれる。

従来の装置は以上のように構成されているので、複雑な
演算器（ＦＸＰ３、ＥＸＰ４、ＬＯＧ６）がΞ個必要と
なり、また演算器の精度は真数演算処理過程（信号ａ、
ｂを処理する過程）で非常に高精度を要求される。

たとえば、信号Ａ、Ｂが０〜２５５／６４の間を８ｂｉ
ｔで符号化されていたとする。（即ち４／２５６＝１／
６４が符号のＩＬＳＢに対応する。）このときＥＸＰ３
，４の出力は式１，２よりａ−１０Ａ又は ｂ−１０Ｂ
の関係があるので上記（１）式のＡ（又はＢ）の値に対
応するａ（又はｂ）の値は下式の様になる。

ここでＡ（又はＢ）の１ＬＳＢの変化に対してａ（又は
ｂ）の変化が最も小さい区間（Ａ＝Ｏと１／６４の間）
のａ（又はｂ）の変化量でａ（又はｂ）の値を正規化す
る。即ち 式（６）よりａ（又はｂ）の正規化値を２進符号に符号
化するためには、１０ｇ２（２．６４×１０５）１８．
０１０ｂｉｔ必要となる。

したがつて第１図におけるＥＸＰ３とＥＸＰ４の入出力
線のビツト数は入力信号 ８ｂｉｔ 出力信号 １９ｂｉｔ 一方ＬＯＧ６は上記ＥＸＰ３とＥＸＰ４の加算結果を８
ｂｉｔの符号に変換するので入力信号 １９ｂｉｔ 出力信号 ８ｂｉｔ となる。

したがつて、ＥＸＰ３、ＥＸＰ４及びＬＯＧ（６）の必
要メモリ数の合計は２８アドレス×１９ｂｉｔ＋２８ア
ドレス×１９ｂｉｔ＋２１９アドレスＸ８ｂｉｔ必要と
なり、膨大な量になる。

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、演算を真数領域で行なわず、対数
領域で行なうことにより、大幅な回路の簡略化を行なつ
た対数の真数加算回路を提供することを目的としている
。

以下、この発明の一実施例を図について説明する。

第２図において、１，２は二つの対数表示された信号（
Ａ，Ｂ）の入力端子、８は前記二つの入力端子より入力
された信号の差（Ｂ−Ａ）をとる減算器、９は前記減算
器の出力（Ｂ−Ａ）より１０ｇ（１＋１０Ｂ−Ａ）１Ｌ
る演算を行なう演算器、１０は前記入力端子１より入力
された信号（／！と前記演算器の出力との和をとる加算
器、７は出力端子である。次に動作について説明する。

入力端子１，２より二つの信号Ａ，Ｂが入力されたとす
る。このとき減算器８により（Ｂ−Ａ）なる演算が行な
われ、演算器９に入力される。その結果演算器９の出力
（ま１０ｇ（１＋１０Ｂ−Ａ）となる。入力端子１より
入力された信号（４）と演算器９の出力は加算器１０で
加えられ、出力端子７゛の信号はとなり、式（３）の右
辺に等しい結果を得る。

これらの結果より、第１図と第２図の演算は等価である
ことが証明された。この発明による対数の真数加算回路
の構成品は１個の演算器と２個の加算器でよい。

また演算器の精度は二つの入力信号が８ｂｉｔのとき、
同程度の８ｂｉｔでよく、その結果演算器をＲＯＭで構
成したときの必要容量はとなる。

上記実施例では、演算器９の入力（Ｂ−Ａ）の如何にか
かわらずの演算を行なつているが、１Ｂ−Ａｌ〉１のと
きとなるので、式（自）、式（自）の条件が成立すると
きこれを検出し人力信号ＡまたはＢのうち大きい方の信
号を出力に出す切替出力回路（図示せず）を設けること
により、演算器９を構成するＲＯＭの容量を上記条件に
対応する範囲の分について省略できのでさらに減少させ
ることもできる。

以上のように、この発明によれば今まで回路の複雑さの
ためにハードウエアでの実現が不可能と考えられていた
対数の真数加算回路を簡単な回路で構成したので、装置
が安価にでき、また高速なものが得られる効果がある。

【図面の簡単な説明】

第１図は従来の対数の真数加算回路の例、第２図はこの
発明の一実施例による対数の真数加算回路である。 １・・・・・・入力端子、２・・・・・・入力端子、，
３・・・・・・対数・真数変換器（ＥＸＰ）、４・・・
・・・対数・真数変換器（ＥＸＰ）、５・・・・・・加
算器、６・・・・・・真数・対数変換器（ＬＯＧ）、７
・・・・・・出力端子、８・・・・・・減算器、９・・
・・・・演算器、１０・・・・・・加算器。

Claims (1)

1. 【特許請求の範囲】 １ 二つの対数表示された信号（Ａ、Ｂ）の入力端子、
   前記二つの入力端子より入力された信号の差（Ｂ−Ａ）
   をとる減算器、前記加算器の出力よりｌｏｇ（１＋１０
   ＾Ｂ＾−＾Ａ）なる演算を行なう演算器、前記入力端子
   より入力された信号Ａと前記演算器の出力との和をとる
   加算器を備えることを特徴とする対数の真数加算回路。 ２ 二つの対数表示された信号（Ａ、Ｂ）の入力端子、
   前記二つの入力端子より入力された信号の差（Ｂ−Ａ）
   をとる減算器、前記減算器の出力よりｌｏｇ（１＋１０
   ＾Ｂ＾−＾Ａ）なる演算を行なう演算器前前記入力端子
   より入力された信号Ａと前記演算器の出力との和をとる
   加算器、前記加算器の出力（Ｂ−Ａ）の絶対値が１に比
   べ十分大きいとき二つの入力信号のうち大きい方を前記
   演算器及び加算器を経ず直接出力する切替出力回路を備
   え、減算器の出力（Ｂ−Ａ）の絶対値が１に比べ十分大
   きいときは切替出力回路を経て出力し、他の場合は加算
   器を経て加算出力を得るようにしたことを特徴とする特
   許請求の範囲第１項記載の対数の真数加算回路。