JPS59200581A - デ−タ圧縮システム及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は圧縮装置で画像フィールドの、行と列とに構成
されたデータをライン毎に圧縮し、媒体１０を通した後
圧縮解離装置でデータを圧縮解離して前記画像フィール
ドを形成するようにデータを再構成するために、上記デ
ータのための第１の入力端子と、予しめ定められた数の
データビットを並列に圧縮変換器に与え、ライン単位で
一連の圧縮１５ビツトを圧縮変換器の第１の出力端子に
与える入力要素とを具えるシステムに関するものである
。 この種類のシステムは接続（ライン］を介してファクシ
ミリ情報を送ったり、記憶媒体にそれを蓄えるために使
用されている。圧縮と圧縮の解離２′とは共にローカル
コンピュータシステム又ハロー１カルネツトワークで行
なうことができる。圧縮と圧縮解離とは別個のステーシ
ョンで行なうこともできる。殻層に、記憶媒体は見本媒
体をコピーすることにより形成することができ、例えは
、ディ５ジタル走査に適したディスクとすることができ
る。 その場合は圧縮は仮想的に存在する。圧縮変換器の標準
は０ＯＩＴＴ勧告Ｔ　４　、　Ｆａｓｃ：Ｌｃｌｅ　Ｖ
ｌｌ、　２１第８〜１７頁、第８・２〜４，２．５節＋
　１９８０年ジュネーブ）に記載されており、これを参
考文ＩＯ献としてここに含める。しかし、この標準は単
なる一例にすぎない。この既知の標準は接続路の伝送各
社を最適使用し、又は、例えば、図面をファイルするた
めに必要な記憶容量を小さくすることを目的としている
。しかし、本発明は他の符号化１５機器で使用すること
もできる。 本発明の目的は上記標準に比較して圧縮ビットの数を更
に減らし、ディジタル記憶に必要なスペースを小さくシ
、或は伝送に心安な時間を短かくし、簡単な手段を用い
て処理速度を高めるにある。ノ′・この目的を達成する
ため本発明によれば、前記１第１の入力端子と入力要素
との間に、少なくとも１本の完全な画像ラインの二進デ
ータを収容するための語単位で構成された読出し／＠込
みメモリを接続し、前記入力要素が並列な入力端子と並
列へな出力端子とを具える第１のシフトレジスタヲ具え
、メモリ動作時に現在の画像ラインの第１のシリーズの
データビットを収容し、これらのデータピントを第１の
アドレスによりアドレスされる読出し／書込みメモリに
蓄え、この第１のシリーズ１゜を第１のシフトレジスタ
のシフト制御により圧縮変換器に提示するようにし、前
記入力要素がまた並列な入力端子と並列な出力端子とを
具える第２のシフトレジスタを具え、同じメモリ動作時
に、第１のアドレスに対して一定の相対位置を占める】
５第２のアドレスによりアドレスされる読出し／書込ミ
メモリからの直前の画像ライン上のいくつかの対応する
列の第２のシリーズのデータビットを収容し、この第２
のシリーズも第２のシフトレジスタのシフト制御により
圧縮変換器に与え、第］　２０の出力端子が直列式に動
作して画像ライン毎の重１閤な圧縮ビットの直接続く群
だけを直並列変換バッファに与え、このバッファがダイ
ナミックな第２の入力端子とダイナミックな第２の出力
端子とも接続できるようにしたことを特徴とする。 読出し／書込みメモリを用い□ると直前のラインの必要
なデータが正しい瞬時に利用できるようになり、読出し
動作の時と書込み動作の時とで一定１１１のアドレス距
離となるためこの読出し／書込みメモリの制御が）ｔｒ
４単となる。ダイナミック入出カラ具えるメモリとはメ
モリの容量が完全に用いられていない限り、書込み動作
の時に空のワード位置を何時も利用できるメモリを意味
するものと理解１゛・すべきである。読出し動作の時は
、メモリが完全に空でない限りワードが何時でもｆｆＩ
Ｉ　座に手に入る。 この点での一例は「フォールスルー」能力を有する先入
れ先出しメモリである。もう一つの例は自動的に巡回す
る読出しアドレスと書込みアドレス２パとを具えるラン
ダムアクセスメモリである。こノ場合。 （無意味なデータを読出さないように）読出しアドレス
が書込みアドレスをとばさず、書込みアドレスが読出し
アドレスをとばさない所定の手段がとられる。蓋し、こ
のようなことが起ると価値ある情報が消失により失なわ
５れてしまうからである。ライン内の意味ある圧縮ビッ
トだけを用いると効率が上がる。既知の技術によれば、
白と黒との間の意味あるビットをほとんど含まないライ
ンは充填ビットで充たしく０ＣＩＴＴ勧告４．１．８節
）、の欠点が除かれる。即ち、必要な伝送容量が限られ
る。 １１に后に、現在のラインと直前のラインとのデータビ
ットの２個のシリーズが並列に提示されるため、相当に
簡易化された論理処理構造が得られる。種々の部分を通
信バ１５スに接続してフレキシビリティを高め、従って
、例えば、読出し／書込みメモリの残りのスペースを他
のデータ処理の目的に使用することができる。また、例
えば、既知の直接メモリアクセス（ＤＭＡ）を用いるこ
ともできるようになる。 前記圧縮ビットがビット群に構成され、このビット群が
毎回群単位で白と黒との間の変化を表示・し、このよう
な重要なビット群が画像ライン内と１画像の順次のライ
ンの間とで直接続くようにすると好適である。このよう
にすると効率が更に上がる。蓋し、このようにするとエ
ンドオブラインビット（４，１，２節）も抑圧されるか
らである。こ・・のようにして、インタージェクション
ビットを用いずに完全なページを抑圧できる。 画像フィールドの第１のラインを処理するために単色の
ゼロとされたラインを圧縮変換器に与えるようにすると
好適である。このようにすると装置＋１置の構成が簡単
になる。蓋し、第１のラインは以下のライン全てと同じ
ように処理され、ゼロラインは信託されたものであって
、全く取り扱われないからである。 本発明はまた上述した種類のシステムで使用さＩ゛れる
圧縮装置に関するもので、前記の並列な入力端子も通信
バスに接続され、前記第１と第２のアドレスが同じであ
り、前記メモリ動作が直接メモリアクセス（ＤＭＡ）ユ
ニットにより制御されるように構成したことを特徴とす
る。このようなメモ２′□リサイクルは簡単な手段によ
り非常に迅速に実行１できる。 少なくとも２個の状態を有するシーケンシャル論理要素
を設け、第１の状態では一層の重要な圧縮ビットが形成
される迄前記シフト制御（ＩＳＥ）５を活性化し、形成
され終ったことに応じて第２の状態では前記シフト制御
を非活性化し、重要な抑圧ビットの前記群が完全に前記
第１の出力端子に提示され終る迄前記第１の出力（ＩＥ
Ｓ）を活性化し、提示され終ったことに応じて前記第１
の状態１ｔ１を再活性化するように構成すると好適であ
る。 前記圧縮変換器がプログラム可能な論理アレーを具え、
画像の単位正方形内にある少なくとも２、対のデータビ
ット（Ｘ　Ｉ　Ｘ−１ｒ　’Ｉ　ｅ　Ｖ　−１）と、ま
た、直前のラインの付加的データビット（ＢＹ−２，Ｂ
Ｙ”−８，ＢＹ−４＞との制御の下に、第１の論理側要
素で変化に依存するライン状況信号（ＬＳＴＯ：３）を
決め、第２の論理側要素でエンドアラウンド結合された
保持要素によりライン状況信号から水平符号状況信号（
Ｈ８ＴＯ：２）のためのシーケンサを２（１（１５） 形成し、第８の論理側要素でライン状況信号と、１水平
杆号状況信号と、カウンタにより生ずる符号語レスト長
信号（ＯＯＤＬ）とからシーケンシャル論理要素と符号
ビットとを形成するように構成すると好適である。この
ようなプログラム可能な論・・理要素は、経済的なモジ
ュールを与える。 前記第２の状態が副状態を有し、重要な圧縮ビットの群
の最後の符号ビットの提示と共に、次のデータビットの
シフト制御をイネーブルするように構成すると好適であ
る。符号ビットの提示と折用しいデータビットの受取り
とを時間的に一致させると処理が一層速くなる。 符号語レスト長信号がマルチプレクサを介して符号語レ
スト長カウンタに加えられる符号語レスト長信号（ＨＣ
ＯＤＬＯ：８　）又はライン状況信号　１）（ＬＳＴＯ
：２）により形成され、符号語レスト長カウンタが少な
くとも１個の、関連符号語内で充填ビットを出力しつつ
圧縮変換器を進める位置を具えるように構成すると好適
である。所定の長さを越える符号語は通常ゼロのシリー
ズでスタート２゛□（１６） することが知られている。この場合ゼロは符号発１生器
で形成されるのではなく、間接的に符号語のレスト長を
カウントダウンする時に符号語発生器自体で発生させら
れたビットが出力されないことにより形成される。この
ようにして符号語発生器５の構造が簡単になる。 本発明はまた圧縮装置を具える文書の走査装置に関する
もので、画像バッファも設け、この画像バッファに一つ
の画像フィールドの全てのデータを走査要素により供給
し、更に処理する前にこれ１０らのデータを収容するよ
うに構成したことを特徴とする。このような走査装置は
、データ通信又は例えば、ディジタルの光学式記録（Ｄ
ＯＲ）ディスクに任意の文書（文章、図面）をローカル
ファイリングするためのスタンドアロンデータ源として
１５働らくことができる。 前述した種類のシステムで、圧縮解離装置が圧縮ビット
用の第８の入力端子を具え、また第２の語単位で構成さ
れた読出し／書込みメモリを具え、少なくとも一本の完
全な画像ラインの二進データＶ１；を収容し、並列な入
力端子と並列な出力端子とを１有する第８のシフトレジ
スタを具え、第２のメモリ動作時に第８のアドレスによ
りアドレスされる第２の読出し／書込みメモリからの直
前の画像ラインの第３のシリーズのデータビットを蓄え
、こへの第３のシリーズを第８のシフトレジス□りの第
２のシフト制御により圧縮解離変換器に提示し、圧縮解
離変換器の第３の出力端子を第４のシフトレジスタのシ
リーズ入力端子に接続してこれに現在の画像ラインのデ
ータビットのシリーズを提示し１ξこのシリーズを第４
のシフトレジスタの出力端子から再び圧縮解離変換器に
提示し、この第４のシフトレジスタも並列な出力端子を
具え、前記第２のメモリ動作時に、現在の画像ラインの
第４のシリーズのデータビットを第８のアドレスに対し
てじ・一定の相対位置を占める第４のアドレスによりア
ドレスされる第２の読出し／書込みメモリに戻して書込
み、また符号語認識器を設け、この符号語認識器が並直
列変換入力要素と、符号語が認識されたことを圧縮解離
変換器に合図するエンドアラ′□″ランド結合されたシ
ーケンサとを具え、また第２１のシーケンス論理要素を
設け、これが少なくとも２個の状態を具え、第８の状態
では符号語が認識され終る迄前記並直列変換入力要素を
活性化し、認識され終ったことに応じて第４の状態では
この・１ように認識された符号語の重要な圧縮ビットの
群と合致するデータビットのシリーズが前記第４のシフ
トレジスタに提示される迄前記第２のシフト制御を活性
化するようにすると好適である。このようにすると、現
在の符号語に対応するシリーズ１０が出る迄にデータビ
ットのシリーズがエミュレートされる。次の符号語は手
続を再スタートさせる。 多くの場合圧縮装置と圧縮解離装置とは相当な部分が同
じ構造をしており、両方に使うことすらできる。 本発明はまた上述した種類のシステムで使用される圧縮
解離装置にも関するもので、水平符号が認識された後で
前記第４のシフトレジスタに提示されるデータビットを
計数する計数要素と、この計数の和を、水平符号語が認
識された時符号語詔２＋１（１９） 識器により水平符号から変換される「メーキャッ１プ」
又は「ターミネイト」符号語の計数の和と比較する比較
要素とを設けたことを特徴とする。 前記第４のシフトレジスタが先入れ先出し構成を有し、
その並列出力端子を第２の読出し／書込・１みメモリと
共に第２の通信バスに接続するように構成すると好適で
ある。このようにすると内部でのデータ転送が簡単とな
る。 図面につき本発明の詳細な説明する。 本発明の用途 第１図は本発明を用いる計算機システムを示したもので
ある。中央の要素は汎用のバス２００により形成される
。いくつかのサブシステムがこの、バス２００に接続さ
れている。ブロック２０２は磁気ディスクメモリを象徴
するもので、これはデータのセクタアドレッシング形式
をととのえるのを制御する動作を行うのに必要な制御ユ
ニットも具えている。ブロック２０４は中央処理装置を
示、。 すものである。ブ日ツク２０６は所謂ランダムアクセス
読出し／書込みメモリを示す。ブロック２０８はキーボ
ード、データ通信リンク及び／又は陰極線管のような視
覚表示装置を接続するためのデータ通信プロセッサを示
す。ブロック２１０＋５はディジタル信号を光学式に記
憶するための書込み／再生ユニットを示すが、これは制
御動作やデータの形式整理／緩衝を行なうための制御ユ
ニットも具えている。ブロック２１２はプリンタ、例え
ば、インクジェットプリンタを示す。ブロック２Ｌｌ、
２１４は所謂「ハードコピー」のためのユニット１ヲ示
す。このユニットはデータ内容の予備知識を必要とせず
に文書や図面を１＝１でコピーできる。 ブロック２１６はライン式に走査される文書用の光学式
走査装置を示す。この走査装置は通常走査。 された完全なデータを中間記憶するための画像メモリを
具える。後述するように走査又は記憶の後圧縮変換を行
なったり行なわなかったりする。圧縮を行なった場合は
ユニット２１４でその逆の処理を行ない、１：１コピー
を得るようにしなけれ１．。 ばならない。陰極線管上に視覚表示するのにも同じこと
が必要である。後者の場合は、繰返し画像が新しくなる
ため画像メモリも設ける。 好適な実施例の説明 第２図は圧縮変換器とその周りのブロック図で１・。 ある。ライン２０は８ビツトのデータバス幅を有するロ
ーカルバスを表わす。このバスはいくつかの制御ライン
も具えるが、図面を簡明ならしめるため省略しである。 このバス２０はユニット２２゜２８を介して第１図の汎
用バス２００に接続され！・１る。ブロック２２はタイ
プＡＤＭ　（アメリカンマ。 イクロデバイシーズ社）２９１７のモジュール４個から
成るが、これらのモジュールは４ビツト幅の双方向バッ
ファであり、１６ビツト幅のデータバス２６に接続され
る。ブロック２８はＴ　Ｔ　Ｌ　％　。 ジュールの既知のシリーズから取ったタイプＴＥＸＡＳ
　ＩＮＳＴＲＵＭＥＮＴＳ　ＬＳ８７４の８個のモジュ
ールから成るが、これらのモジュールは８ビツト幅の単
方向バッファであり、２４ビツト幅のアドレスバス３５
に接続される。バス２６と８５は、図面を１゜簡明なら
しめるため省略されている制御ラインと一緒になって、
第１図の汎用バス２００を形成する。従ってローカルバ
ス２０はアドレス及びデータをバス２００と交換できる
。要素３４は先入れ先出しくＦＩＦＯ）バッファである
が、これは並１５列に接続された出力端子と１６８ピツ
トの記憶容量とを有するタイプＦＡＩＲＯＨＩＬＤ　９
４０８のモジュール２個から成る。要素３６は要素２２
と同じタイプの双方向バッファであるが、８ビツトのデ
ータバス幅を有し、外部のライン７８に接続できるよ！
・・うになっており、ここに画像メモリ７７（この記ｌ
憶容量は完全な二進化画像を蓄わえるのに十分なものに
する）を介して走査装置７６が接続される。 制御ラインは図面を簡明ならしめるため省略した。 「読出し開始」という信号が受取られると、完全、。 な両像がライン式に走査され、バッファに蓄わえられる
。次にデータはバス４２を介してバイト毎に出力される
。要素３８は例えば汎用バス２００の制御部（図示せず
）を介して到達する割込み信号を処理する回路である。 要素４０はバイラテラＩｌｌル信号を整合させるための
要素（インテル社製タイプ８３０４Ｔ）であり、この要
素により種々の要素の出力段が正しいインピーダンスを
「見る」。 要素６４は例えば本願人の名による以前のオランダ国特
許願第８２０２０ｆｌＯ号に記載されている１゜バス制
御回路であり、この特許願を参考文献としてここに含め
る。 ブロック４４はタイプＩ装置　８０８５のマイクロコン
ピュータを示す。ブロック４６はタイプＩＮ’ｌ’ＥＬ
　　８２８７の直接メモリアクセス（ＤＭＡ）４．。 （２８） 用の回路である。この回路は画像メモリフッと後。 述するレジスタ７０．６６との間及び一方では読出し／
書込みメモリ６４と他方では先入れ先出しメモリ８４と
バッファ２２との間との間でデータを交換するのを制御
する。ブロック４８はマイク。 ロコンピュータ４４のプログラムを蓄わえるためのタイ
プＩ装置　　２’１２の電気的にプログラム可能な読出
し専用メモリ（ＥＰＲＯＭ　）を表わす。 ブロック６４はマイクロコンピュータ等のためにデータ
を中間的に蓄わえる１画像ライン（１７２８１６ビツト
ー２１６バイト）のデータを蓄わえるタイプＩ装置　　
２１４８のランダムアクセス読出し／書込みメモリを衷
わす。新しい画像を処理するために、このメモリの画像
ラインバッファとして働く部分をゼロにリセットする。 第１の画像ラインＩＮを処理するためにこのゼロへのリ
セットはあたかも単色の第ゼロ番のラインが信託的に形
成されたかのような効果を有する（このラインは完全に
白であると好適である、このメモリの全記憶容量はＩＫ
×８ビットである。ブロック５２〜６２は（２４） 、ＴＴＬモジュールの前記シリーズの６個の８ピツ１ト
レジスタを表わす。これらのレジスタの一部はマイクロ
コンピュータ４４のための汎用レジスタであり、一部は
特に圧縮変換用であることを意図したレジスタである。 ブロック７０は現在の画像、。 ラインのデータビットの次のバイトのための８ビツトレ
ジスタを表わす。ブロック６６は直前の画像ラインのデ
ータビットの対応するバイトのための類似の８ビツトレ
ジスタを表わす。なおここでいう対応とは関連する画素
が対をなして互の上に１．１位置することを意味するも
のと理解すべきである。 ブロック７２は８ビツト幅の入力端子と８ビツト幅の出
力端子とを有する１６ビツトシフトレジスタを表わす。 入力端子はレジスタフ０に接続し、出力端子は圧縮変換
器７４に接続する。ブロック１゜６８は直前の画像ライ
ンのための類似のシフトレジスタを表わす。それ故、圧
縮変換器７４での処理のために毎回２×８ビツトを具え
るデータが得られる。実際にはこれから選択が行なわれ
る。圧縮変換器７４からＦＩＦＯバッファ８４への出力
　２・・は１ビツトの幅しか有しない。 圧縮の構成 画像は一般にＤＩＮＡ４形式に従って構成される。 １画像当り２２８７ラインあり、１ライン当り１７２８
個の画素（２１６バイト）が存在する。、。 符号化方法は前記の０ＯＩＴ’［’勧告に類似する。但
し、下記の修正を加える。 ａ、第１のラインで２次元の圧縮が行なわれる。但し、
完全に「ゼロ」から成る第ゼロ番のラインが存在する。 ｂ、ビットを満たしＥＯＬエンドオブラインビットは発
生しない。 Ｃ０符号化されたページは少なくとも８個の「ゼロ」を
補なう。 ｄ、全てのラインは２Ｄ符号化する（標準的な定数１゜
Ｋ−■）。 ｅ、−画像を符号化するのに必要な時間は平均して１秒
である。 ｆ、符号化されたデータはデータチェーンを介して主メ
モリ２０６に移される。データチェーンに２．・（２７
） ついては本願人の名による以前のオランダ固持１許願第
８１０３８９５号に記載されており、これを参考文献と
してここに含める。 ｇ、走査装置からくる符号化されていないデータは符号
化する前に完全に画像メモリに一時蓄わえ−。 られる。従って実時間でのラッシュ状態が圧縮ハードウ
ェアで起こることはない。この画像メモリは通常の構造
を有し、記憶容量は少なくとも３．９６　Ｍビットであ
る。 画像走査装置の制御ユニット（第２図の要素　１・・４
４〜６４）は読出し、割込み及びメモリ２０６に準備さ
れているＣ！ＰＵ２０４からの指令を実行するための全
ての要素を具えている。最も重要な指令は指令「走査」
である。この指令を実行する時は画像走査装置７６が指
令を受取り、画像を走査ｌ・し、データを画像メモリ７
７に蓄える。このデータは制御ユニットによりバイト単
位で読出され、圧縮変換器７４に与えられる。圧縮変換
器は送られてきたデータビットを符号化し、この符号ピ
ットを直列式にＦＩＦＯバッファ８４に移し、新しい！
・・（２８） 、バイトを形成するように符号ビットを再構成するにの
再構成は８ビツト幅のデータバス２０／４２ｔを使って
送るのに重要であるが、データの内容を変えることはな
い。ＤＭＡユニット４６の制御の下にバイト単位で構成
されたデータは次に　　−ＦＩＦＯバッファ８４から取
出され、中間レジスタに蓄えられ、そこからメモリ２０
６に与えられる。 関連するアドレスもＤＭＡユニットにより供給される。 プログラムにより発せられた指令はマイクロコンピュー
タ４４により翻訳されるが、このマＩｌｌイクロコンピ
ュータ４４も圧縮変換器７４とＤＭＡユニット４６とを
制御する。マイクロプログラムはユニット４８に蓄えら
れる。メモリ６４は１７２８ビツトのラインバッファと
して用いられ、マイクロコンピュータ４４の作業用空間
ともなり、スタ１−ツタレジスタを形成する。 圧縮変換器の説明 圧縮変換器は下記の機能部から成る。 ｌ）入力部 ２）符号が発生できるか否かを判定し、発生できるなら
ば必要なのは水平符号が垂直符号化を判ｌ定し、垂直符
号の場合はどの垂直符号が必要なのかを判定する部分 ８）水平符号の場合ランレングスを判定する部分４）水
平ランレングスを垂直符号に変換し、この　−垂直符号
をＦＩＦＯバッファ８４に大刀するために直列データに
変換する部分（水平符号発生器） ５）データを並列にし、一時蓄わえるためのＦＩＦＯ部 ＤＭＡユニットの１サイクル中に、直前のライン（ｙラ
イン）のオクタードがＲＡＭ６４から入力部内のレジス
タ６６に送られ、また、画像メモリ内に既に準備されて
いるオクタードがＲＡＭ　６４（読出されたばかりのア
ドレス）とレジスタ７ｏ１）とに送られる。シフトレジ
スタ７１！、６８内に８ビツトの長さを有する空のスペ
ースができた時はレジスタ７０．６６が空になる（次に
ＤＭＡユニットの制御の下に再び満たされる）。順方向
に計数スるカウンタがシフトレジスタのシフトパルス！
・・の受取った数を更新し、その計数が入力側の空の５
シフトレジスタの位置の数を表示するようにする。 この数が８に達した時は、新らしいオクタードを移さね
ばならない。また、カウンタの所定の位置ではＤＭＡユ
ニットがイネーブルされ、新しいサー。 イクルを実行する。 次の部分はＸ及びｙシフトレジスタの内容をデコードし
、符号語を形成する必要があるかないかを判定する（符
号語のビット長は可変である）。 即ち、現在の（Ｘ）画像ラインで白／黒変換が生１・）
するか又は直前の（ｙ）画像ラインで所謂ｂ２白／黒変
換が生じた時これを行なう。ここで次の８個のケースが
区別できる。 ａ）ラインに沿って±８ビットの間のレンジで取った時
現在のラインには変換があり、直前の画像１５ラインに
は変換がない時。この場合は信号ＬＳＴ（ＯＶａ）が生
ずる時第１のプログラム可能な論理アレー（ＦＰＬＡ　
）が符号０１００を生ずる。これらの信号は第２と第８
のＦＰＬＡに与えられ、そこで「水平符号」の発生を見
守る。２・・（８１） ｂ）現在のラインで変換が生じ、直前のラインで１±３
ビット位置の間のレンジ間に所謂ｂ１変換が生じている
時。この場合は第１のＦＰＬＡが垂直符号を発生すべき
ことを表示し、ビットＬＳＴ（８：Ｏ）が、反転された
形で、関連す。 る符号語の長さを示し、ビットＬＳＴ（２：０）がマル
チプレクサを介してカウンタにロードされる（垂直符号
語の長さは１ビツトと数ビットの間である）。このカウ
ンタは位置１５迄カウントアツプし、第８のＦＰＬＡを
介して各カラ■）ンタハルス毎にビットＬＳ’ｌ’　（
８、１、０）　。 ００Ｄ（８：０）及びＢ１により１個の符号ビットを形
成する。ビットＢ１はＸライン上での変換に先立つｙラ
イン上でｂ１ビットが生じたか否かを示し、第２のＦＰ
ＬＡにより形成され（つる。 Ｃ）現在の画像ラインには変換がないが、直前の画像ラ
インに「ｂ２」変換がある時。これは信号Ｂ１が既に値
「１」を有することを意味する。 これは所謂「パス」モードであり、取扱はｂｌｊ・・（
８２゜ の場合と同じである。 水平符号の場合は、内容がＲＵＮＬ（Ａ：０）である８
個のカウンタにより変換のない距離（ランレングス）が
決まる。２個の入力シフトレジスタ上の各シフトパルス
毎に、このカウンタのトリア。 −デはインクリメントされる。１個の符号語を形成シた
後筒１のシフシバルスでこのカウンタに「１」がロード
される。ラインの開始前にこのカウンタのトリアープは
位置「０」にセットされる。 蓋し、時々実効長ゼロのダミーのランレングス　１，１
「白」が発生させられる必要を生ずるからである。 符号を発生するためには、ランレングスＲＵＮＬ（Ａ：
６）の最上位の部分を所謂「メーキャップ」符号のため
に使用し、ＲＵＮＬ（＋５：Ｏ）の最下位の部分を所謂
「ターミネイト」符号のために使ｌｊ用しなければなら
ない。ランレングスの２個の部分の間の選択はマルチプ
レクサにより行なわれる。 ８個のプログラム可能な読出し専用メモリ（ＦＲＯＭ）
を用いて水平符号語を発生させる。 信号ＳＴＥＲＭがターミネイト符号を形成するかメ２

【
・−キャップ符号を形成するかの選択を行なう。信１号
（Ｘ−１）（直前のビット）の白／黒値は白ラインセグ
メントと黒ラインセグメントの間の選択を与える。最初
の２個のＦＲＯＭは符号語の上位の部分を出力し、残り
のＰＲＯＷは先行するゼロ・。 ビットのような重要でない部分を含む符号語の長さを反
転された形態で出力する。符号語はＦＲＯＭ出力端子（
ＨＯＲＯＯ：　？　）の左側に並べられる。 符号は次にシフトレジスタにロードされ、直列式に出力
される。出力された信号はＦＰＬＡユニＩＬＩットを介
してＦＩＦＯバッファの直列入力端子に加えられる。垂
直符号の場合は、符号の長さがマルチプレクサを介して
カウンタに与えられる。このカウンタは再び最終位置に
達する迄符号ビットを計数する。符号語が９ビツト以上
である場合は１゛・下位の８ビツトだけが関連するＰＲ
ＯＫから来、その前部に１個又は複数個のゼロが補なわ
れる。 これはＦＰＬＡユニットの制御の下に行なわれるが、こ
のＦＰＬＡユニットは信号Ｃ０ＤＬ（８：０）が７以下
の値を有する間は信号００ＤＫをゼＪ・−ロにする。ま
た、この間はデータＨＯＲＣ！は未だ１シフトされない
。シフトは０ＯＤＬの値が少なくとも８に等しい時だけ
しか行なわれない。次にデータＨＯＲＯがシフトされ、
Ｃ０ＤＥピツトは値ＨＯＲＯ１を得る。 時間線図の説明 第８図は水平符号、即ち「メーキャップ」符号を必要と
しない符号を形成する場合の第１の時間線図である。例
えば８００の位置にはデータビットの到来が示されてい
る。８１２は符号語を形成１゜するべくそれが検出され
たことが示されている。 この時信号ＬＯＯＤ（ライン３１０）に１個のパルスが
現われ、信号１（ＳＴＹ（ライン８０６）が高レベルに
なる。次に信号ＬＯＯＤの制御の下にデータＨＯＲＯが
符号レジスタ（要素１８４／　Ｉ−・１８８）にロード
される。信号ＬＣＯＤが点線で示されている場合は何等
「実際の」作用を有しない。蓋し、この特出される符号
は第１にビット群「００１」が形成された時であるから
である。 ８１２に示したように、データレジスタのシフト２（―
は停止し、符号ビットシリーズの出力が開始する。 このビット群が出され終った時パルスが再び信号ＬＯＯ
Ｄに現われ、信号Ｈ８Ｔ２（ライン８０２）が高レベル
になる。ターミナル符号ＴＥＲＭＩが出され終った時、
信号Ｈ８Ｔｌは低レベルになる。 次に符号ビットシリーズが終了し、データビットのシフ
トが開始する。毎回２個の水平符号が順次に発生させら
れる。次に、次の対の水平符号語又は垂直符号語が発生
できるようになる。再び符号語（第２の符号語）が形成
されたことが検出されＩｌｌた時、再びＬＣｔＯＤ上に
パルスが現われ、データビットのシフトが停止し、一連
の符号ビットを出力できるようになる。（最初のビット
群００１なしに）これが起った時は信号Ｈ８Ｔ２が低レ
ベルになり、最初の状態に戻る。 第８図と同じように、第４図は一対の直接続く水平符号
語の形成に関する時間線図であり、水平符号語は本例で
は「メーキャップ符号」と「ターミナル符号」の組合せ
から成る。これは順次の等価なデータビットが多数であ
るためである。こ２，１（８５） れは一連のデータビットを受取る時に、限界の長１さく
６８ビツト）を越えた瞬時において信号Ｈ８ＴＯが高レ
ベルになる事実により示されている。斜めの線はこの信
号Ｈ８ＴＯの変化が直接結果を生じなくてもよいことを
示す。蓋し、メーキ。 ヤツプ符号が形成される前に全シリーズの長さが知られ
ねばならないからである。メーキャップ符号が終った時
信号ＬＯＯＤにパルスが現われ、信号Ｈ８ＴＯが再び低
レベルになる。そして次にターミナル符号が出力される
。２個の順次のランＩｌｌレングスの一方だけがメーキ
ャップ符号を必要とし、他方は必要としないということ
もある。 「垂直」符号の場合も水平符号の場合と同じように処理
される。但し、いくらかの例外はある。 即ち、第１に対をなして発生する必要はない。ま、。 た、メーキャップ符号は全く必要でない。第８に、所謂
「パス」モードの場合は符号「０００１」が形成される
だけである。これらの場合信号Ｈ８Ｔ（０：２）は値ゼ
ロを有する。 （８６） 圧縮変換器の詳しい説明 第５蔦図は圧縮変換器の第１の部分、即ち、データ入力
部と、二進の白と二進の黒との間の変化のための検出要
素と、所謂水平符号と垂直符号との間の選択のための制
御要素とを具える部分のプ、。 ロック図である。ブロック１００はタイプ５１６３の４
ビツトカウンタであって、ラインの開始時ニは位置「８
」にセットされており、シフトされてくるデータビット
を計数する。位置「８」に達した時、圧縮符号を形成す
る最初の試みを行うのに１．１十分な数のデータビット
が与えられ、各データビットが受取られる度毎にこの試
みが反復される。 ＦＰＬＡ１０２により位置１１が検出されると対応する
レジスタ（第２図の７０又は６６）からの新しいデータ
バイトのローディングが制御される６次に後者のレジス
タが第２図のバス２０を介して送られてくる次のデータ
バイト（時間多重）を受取るのに備える。（２個当りの
）同期はＩｓ　ＭＨｚのクロック周波数で決まり、計数
位置がピン１１〜１４に現われる。ビン８〜６と１０は
一定の信号、！１・高（Ｈ）と低（Ｌｌ）とを受取り、
ピン１，７．。 ８は後述する制御信号を受取る。 要素１０２はシグネテイクス社製のタイプ８２８１５３
のＦＰ　ＬＡユニットである。これ、は排他的組合せ論
理要素を具え、カウンタ１００と、。 協働して入力シーケンサとして働く。このようにしてこ
の要素はカウンタ１００（４ビツト）の位置と、制御信
号としてＤＭＡ制御ユニットにより供給される外部信号
である信号［エンドオプスキャニングラインＪ（ＴＯＦ
）（その場合関連する、。 画像ラインの最后の符号語を発生するのに是非とも必要
である）と、画像ライン当りの同期を示す信号「ＬＡＳ
ＴＦＪ　（反転）とを受取る。またデータビットをシフ
トさせることができるイネーブル信号（入力シフトイネ
ーブル）も受取る。斯く１５してデータビットの入力と
符号ビットの出力は交互に行なわれる。また垂直符号の
生成を禁止するように働く信号Ｈ８Ｔ２（第８図、第４
図参照）も受取る。また、第２図のレジスタ７０．６６
内の新しいデータバイトが存在することを示すよ、う２
・）に働く信号ＲＸＹＦ　（サフィックスＦは信号ＲＸ
。 Ｙがバッファされていることを意味する）も受取る。最
后に、新しいページをスタートするためのリセット信号
として働＜ＯＯＭＲも受取る。 ＦＰＬＡＩＱ２の出力信号はバッファリング　。 （図示せず）の後入力側に再び与えられる信号［ＬＡＳ
ＴＪ並びにＡＮＤ機能（図示せず）がＸ及びＹレジスタ
の四−ディングを制御する信号ｘｙｓ　ｏ及びＸＹＳｌ
である。信号ＸＹＳＩＬｔｔたこれらのレジスタへの入
力も可能にする。信号１１１ＸＹＯＬＲはＸ及びＹレジ
スタのリセツ（を制御する。信号ＲＵＮＬＲは単色のデ
ータビット列の長さを予じめセットするのを制御する。 ゼ四へのプリセットはラインの開始時に行なわれる。蓋
し、第１のデータビットが黒であると、長さゼ四を有ｉ
・する白色ビットのダミー列を形成しなければならない
からである。この時はカウンタ１００が自動的に位置８
に進む。ライン内では系列の長さは位置「１」にプリセ
ットされる。信号Ｂ１？２９は画像ラインの最后のデー
タビット（１７２８）の！・・（３９） 後にこの画像ラインが完了したことを示す。ライ１ンの
完了時にカウンタ１００のプリセットは０に戻る（そし
て待ち状態がなければ次に８に進む）０この信号Ｂ１７
２９が作られるお籠で、順次の画像ラインの符号語が順
次にリンクされ、重み又は、エンドオブライン符号ビッ
ト（ＫＯＬ　）なしにビットを充たすことも必要でなく
なる。信号ｌ０ＮＴＩ、Ｄはカウンタ１００のローディ
ングを各データバイトの後で位置「８」にする。信号１
’−８ＩＲＸＹＦｊは（反転された形態で）ＤＭＡ制御
０御ユニツトの制御の下に新しいデータバイトが供給さ
れたことを示す。 要素１０４，１０６はタイプ７４ＬＳ３１１のモジュー
ルであり、−緒になって第２図のＹシフトレジスタ６８
を形成する。データ入力端子（ＲＹ、５６−７）は８ビ
ツトの幅を有する。データ入力端子も８ビツトの幅を有
し、Ｙ−４ないしＹ＋８という符号を付されている。こ
れに対応して要素１ｏ８．１１０が第２図のＸシフトレ
ジスタ７２を形成する。レジスタ１１０のデータ入力端
子は！・・（４０） ８ビツトの幅を有し、レジスタ１０８のデータ出１カ端
子は２ビツトの幅を有するが、これはデータピッ）Ｙ−
１及びＹＯの直後に位置するデータビットＸ−１及びｘ
Ｏだけが使用されることを意味する。これらの２個のモ
ジュールはまた５　ＩＩ（Ｚのへ同期クロック周波数と
、信号ＸＹＳＯ／１とピン９のリセット信号をも受取る
。要素１０８．１１０の入出力信号は要素１０４．１Ｏ
ｆ＋の入出力信号に対応する。 第５ｂ図に進むが要素１１４はモジュール１１２＋１１
からの信号ＢＩＴの制御の下にレジスタ１０４からのビ
ットの左側又は右側の４ビツトを別の回路に送る４ビツ
トマルチプレクサである。後者はこのＦＰＬＡが「ｂ１
変化」を検出したか否かを表示する。ｂｌ−１である場
合は、変化がビット位１５置（ｙ−４’）〜（ｙ−１）
にある可能性がある。 ｂｌ−〇である場合は、ｂ１変化が未だビット位置ｙＯ
〜（Ｖ＋３）で起る可能性がある。なお説明を簡明なら
しめるため信号の（反転された）バッファリングは省略
しである。要素１１２は前述２０したタイプ８２Ｓ１５
８のＦＰＬＡユニットであり、１これはシフトレジスタ
１０４．１０８からのいくつかのデータビットＸ−１，
ｘ並びにマルチプレクサされた選択（Ｖ　＋　１’　＃
　Ｖ　＋　２’　ｌ　Ｙ　＋　８’　）又は（ｙ　−２
、ｙ　−８ｒ　ｙ　−４）及びｙＯ，ｙ−１５に基づい
て、水平符号を形成すべきか否か（従って２個の符号を
直列に形成しなければならないか否か）を表示する。後
者の場合はＦＰＬＡユニットは垂直符号を形成する。ま
た制御信号ＢＩＦ（バッファされており、ｂ１変化が存
在している１ｆｌ）、ＦＯＯＤＬ、ＸＹＳＩ、Ｂ１７２
９及びＨ８Ｔ２も受取る。 信号ＦＣＯＤＬ及びＸＹＳ　１は組合わさって入力デー
タが利用できることを表示する。後者の２個の信号につ
いては既に論じである。Ｈ８Ｔは要素１１８から受取る
。出力符号は４個の出力端子　１５ＬＳＴＯ〜８（ライ
ン状況）に提示される。また出力信号Ｂｌ（ｂｌ変化）
も形成されるが、これはバッファされた後再び入力端子
に提示される。 要素１１６は前記タイプ８２Ｓ１ｆｉ８のＦＰ　ＬＡユ
ニットであり、出力端子００ＤＥに実際の圧縮２０ビツ
トを出力する。従って、これは直列ビット流１である。 この符号は長さがＣ！０ＩＴＴ標準に従って少なくとも
１ビツトと高々１８ビツトの間にある符号語として形成
される。このような符号語が生成される間は、データビ
ットのシフトレジスタ　−。 １０４〜１１０への送り込みは出力端子Ｉ　Ｓ　Ｅ　ニ
ある適当な信号により禁止しなければならないが、この
信号はＦＰＬＡユニット１０２に与えられる。 しかし、ワードが出力される間は、第２図のバッファ９
４０３を駆動し、一方では圧縮ビットの直Ｉ・・列送り
込みと、他方では王縮ビットから形成されたバイトのシ
フトとの間に同期をとらねばならない（ＩＥＳ）。最后
に、ＦＰＬＡユニット１１６は第３，４図に示したパル
ス状の信号を生じ、符号ビットをロードし、符号語の長
さを表わすピッＩＸトをシフトレジスタ／カウンタに送
り込む（ＬＯＯＤ）この目的で、ＦＰＬＡユニット１１
６はいくつかの制御信号を受取る。信号ＬＳＴＯ，ＬＳ
ＴＩ。 ＬＳＴ８．Ｂｌをユニット１１２から受取る。信号Ｃ＋
ＯＤＬ　：　８を第６図の要素１８８から受取る鍔（４
８） 信号Ｈ８ＴＯ：２は既に論じたが、（僅かの遅延１を伴
って）要素１１８から供給される（従って、Ｈ８ＴＯ：
　Ｑｆ：））。信号ＨＯＲ（３は第６図の要素１８７か
ら供給されるが、これは水平符号語の現在のビットを表
わす（「メーキャップ」及び「夕５−ミネイト」）。信
号８　Ｉ　ＲＸＹＦ“は新しいデータビットがない時の
入力カウンタ（要素１００）の位置「３」（又は「１１
」）であり、明らかにこの場合はデータレジスタへのシ
フトパルスの供給を一時止めねばならない。斯くして要
素１１６は１０出力シーケンサを構成する。 要素１１８は前記タイプ８１Ｓ１５８のＦＰ　ＬＡユニ
ットであり、第８，４図の状況信号Ｈ８ＴＯ。 Ｈ８１’ｌ、Ｈ８Ｔ２を出力するのに役立つ。この目的
で、この要素１１８は先ずこれらの８個の出】５力信号
自体を受取る。なおこれらの出力信号は新しいラインの
開始時にゼロにセットされる（簡明ならしめるため関連
する中間のバッファリングは省略しである）。また要素
１０２から信号ＸＹＳＩを受取る（従って、シフトレジ
スタ１０４〜１１σ０（４４） も活性化される）。入力信号Ｂｌ、ＬＳＴＩ、８＋を要
素１１２から受取る。信号ＲＵＮ　５　、ＲＵＮ４及び
ＲＬＥＴ８（これらは第６図の要素１２２から受取る）
は単色のデータビットシリーズのＩＪ界長さに達し、従
ってメーキャップ符号が形成されへたことを表示する。 信号ＦＣ！ＯＤＬは第６図の要素１３８により形成され
る。このカウンタは位置１５に既に達している。このビ
ットは符号語の最后の符号ビットが出力された時第１の
データビットの受取りを可能にする。このようにすると
動作１１（は僅かながら速くなる。 要素１１８はまた２個の制御信号を出力する。 信号「ＳＴＥＲＭＪが第６図の回路で用いられ、「ター
ミネイト」符号を選択する。信号ＲＵＮＬＰＲは符号が
終った時単色ビットのシリーズの長さのＩＸカウンタを
位置ｒｌＪにセットするプリセット信号である。 第６図は圧縮変換器の第２の部分、即ちいくつかの順次
の白／黒データビットを計数し、これから関連する水平
符号語を形成する部分のブロック２“図である。本例で
の標準的な画像ラインは１７２８データビツトに１個の
ダミービットを付加したものから成り、従って順次の等
価なビットの最も長い行でもカウントダウンするのに１
１ビツトカウンタで十分である。関連するカウンタはタ
イプ　５７４Ｓ１ｅ３の要素１２０．１２２．１２４か
ら成り、各要素は４ビツトカウンタを形成し、全部の要
素が直列に接続されている。１１個の出力ピッ）ＲＵＮ
ＬＯ〜ＲＵＮＬＡだけが更に処理するために使われる。 出力桁上げ検量ＲＬＥＴ８　。 ＲＬＥＴ７は結合される。同期はここでも５　ＭＨｚの
クロック周波数により得られる。信号ＲＵＮＬＲ’（違
）は第５図の要素１０２により発生させられた時ゼロへ
のリセット信号として働く（画像ラインの開始時）。信
号ＲＵ　Ｎ　Ｌ　Ｐ　Ｒ’は第５図の要　１５素１１８
により発生させられ、四−ド信号として働き、１個の符
号語が送出された後ラインの中央で位置１からの単色デ
ータビットの新しいシリーズの長さを計数する（最后の
符号ビットと第１のデータピッ、トとが時間的に一致す
る）。信号　　２０ＸＹＳ　１はプレロードデータを形
成する（この！１１１時において信号ＲＬＥＴ８．７は
値ゼロを有する）。 要素１２６はカウンタ位置ビットの２個の異なる選択を
行なうための６ビツト乗算器（タイプ７４ＬＳ２！ｉ７
マルチブレクサの１１Ａモジユール）５である。長さが
高々７６８ビツトの長さを有する単色ビットのシリーズ
の場合は、ピッ）ＲＵＮＬＯ−−−ＲＵ　Ｎ　Ｌ　Ｉｓ
の計数位冒が直接符号化のためにコンダクトされる。シ
リーズの長さが６８を越える場合は、符号化は２個の部
分、即ち、一方では１０５個の上位のビット（メーキャ
ップ符号）に対し、他方ではこれと別に６個の下位のビ
ットに対し行なわれる。第５図の要素１１８から導びか
れる信号Ｓ　ＴＥ　ＲＭは選択信号として働く。 要素１２８，１８０．１１１２は水平符号語の発ＩＳ生
器本体を形成する。これらの要素はシグネティクス社製
のタイプ８２８１８７のプログラム可能な読出し専用メ
モＩＪ　（Ｆ　ＲＯＭ　）である。各要素は１０個の入
力端子と４個の出方端子を有する。 これらのユニットの全ては同一の信号を受取る。゛即ち
、カウンタの位置ＲＵＮＬＯ・・・５のコンタク１トさ
れた部分と、関連する水平符号が白ビットのシリーズに
関係するか黒ビットのシリーズに関係するかを表示する
第５ａ図の要素１０８からの信号ｘ−１と所謂「メーキ
ャップ符号語」に関係す５るか所謂「ターミネイト符号
語」に関係するかを表示する信号Ｓ　ＴＥＲＭとである
（従って、要素１２８．１８０の入力信号は図示しない
）。既に述べたように、水平符号語の長さは２ビツトと
１８ビツトの間で変わり得る。値「１」を有する１０符
号ビットが生ずるのは最后の８個の符号ビット内だけで
あるが、これは特別な場合であり、例えば、符号語が８
＋５ビツトから成り、最初の５ビツトがいずれの場合で
も値ゼロを有する時である。 斯様に２個の要素１２８．１１０は符号語の上位＋５の
部分（高々８ビツト）を形成し、残りのビットは何時も
値ゼロとなる。要素１８２は二進符号化された形で関連
する符号語の長さを示す。 １１１１’１２ｓ、ｚａｏにより形成された符号ビット
はタイプ７４ＬＳ２＋２３のシフトレジスタ１８Ｃ０に
ロードされる。符号語の長さはタイプ７４ＬＳ２５７の
四重マルチプレクサ１８６に与えられる。このマルチプ
レクサは他の入力端子で第５図の要素１１２により形成
された８個のライン状況信号ＬＳＴＯ・・・２を受取る
。マルチプレク。 す１３６の出力信号はタイプ７４８１６８のカウンタ１
８８にロードされる。カウンタ１８８は発振器（図示せ
ず）により形成される（１秒当り）５ＭＯの信号の制御
の下に前に向って計数する。 この計数は第５図の要素１１６からのイネーブル１゜信
号によりイネーブルされる（ＩＥＳ）。ローディングは
第５図の要素１１６からの信号ＬＯＯＤにより制御され
る。信号００ＭＲ“はリセット信号として働く。このカ
ウンタのデータ出力信号はＣ０ＤＬθ〜８であり、出力
桁上げ信号はＦＯＯＤＩ７５である。 圧縮解離装置の説明 第７図は圧縮解離装置のブロック図である。圧縮の解離
は２個の副動作から成る。即ち、第１に符号語を認識す
る。符号語は一定の長さを有するものではない。次に、
符号語を圧縮解離された５データに変換し、例えば、画
像のハードコピーを作れるようにしなければならない。 使用される原理は先ず直前の画像ラインが既に知られて
いると仮定することである。それ故、第１の画像ライン
は前述した単色のゼロとされたラインである。次１０に
、擬似データを発生し、前述した圧縮機構で圧縮する。 これは各擬似データビット毎にあたかも次のビットが他
のビット値を有するシリーズの最初のものであるかのよ
うに行なわれる。このようにして形成された符号語は受
取られた符号ビット１５のシリーズと比較される。対応
している場合は、符号語が正しかったのであり、色の変
化が次の擬似データビットで実行される。対応が見られ
ない間は、色の変化は行なわれず、単色データビットの
シリーズが出力される。第７図の回路は第２図２０され
たデータを蓄えるための画像メモリが必要であり、与え
られている場合は処理に先行する圧縮ビットのための蓄
積スペースも必要である（代りにこの蓄積を画像メモリ
で行なうこともできる）。５要素２８０はラインメモリ
である（少なくとも２１６バイト）。圧縮解離動作の開
始時に、直前の画像ラインを蓄えるのに用いられている
部分がゼロにリセットされる。このメモリ２８０の出力
端子に８ビツト幅の入力端子と８ビツト幅の出力１“端
子を有する１６ビツトシフトレジスタ２８２を接続する
。要素２８４は圧縮エミュレーションのための１ビツト
幅の直列入力端子と、１又は２ビツト幅の並列出力端子
と、データビットのシリーズを作り、メモリ２８０を新
しい画像ラインで更１″新するための８ビツト幅の出力
端子とを有するシフトレジスタである。要素２８６はＦ
ＰＬＡユニットで構成された圧縮変換器であり、この圧
縮変換器は前述した装置と同じように動作することがで
き、違いは各擬似データビットが受取られる度２１（に
符号語が形成されることである。要素２８８は１比較要
素であり、毎回エミュレートされた符号語を受取られた
符号ビットの系列と比較し、「対応」がある場合はシフ
トレジスタ２８４に対する直列入力信号の符号を変換す
る。比較のための符号ビ５ットはレジスタ２４０から受
取られる。 第８図は圧縮解離装置の一層詳細なブロック図である。 要素２４６は既に述べたタイプの８ビツト幅のバスであ
る。要素２４２は汎用バス（第１図）のためのインタフ
ェース回路である。要素　１０２４４は表示装置やプリ
ンタのためのインターフェース回路である。ラインメモ
リ２８０と１６ビツトシフトレジスタ２８２との間にア
ダプテイションのための８ビツトレジスタ２４８を設け
る。 このレジスタ２４８は信号ＬＯＡＤを受取る。明１５ら
かに、要素２８０と２４８との間の転送は前述したＤＭ
Ａ動作によりバスを介して行なうことができる。例えば
、毎回メモリ２８０の順次のアドレスが活性化される。 シフトレジスタ２８２は信号ＯＳ　Ｅ　（ｏｕｔｐｕｔ
　５ｈｉｆｔ　ｅｎａｂｌｅ　）　Ｃより活性化２０さ
れる。簡単ならしめるためクロック同期は省略１した。 信号ＬＯＡＤはフリップフロップ２５０を切換え、２個
のシフトレジスタ２５２，２５４の一方だけがイネーブ
ル信号ＥＮを受取るようにする。 また信号Ｏ８Ｅがかかつている場合は、毎回これら５の
２個のシフトレジスタの一方だけが充たされる。 データは類似のシフトレジスタ２５６から供給され、２
ビツトの深さを有するＦＩＦＯ構成が得られる。シフト
レジスタ２５６の直列入力端子は活性化信号の制御の下
に毎回−同位置を変えるトゲｌＯル２５８により形成さ
れる。このように第７図の要素２８４は働らく。それ故
、シフトレジスタ２５６の機能は遅延を作ることだけで
あり、シフトレジスタ２８２が８個の空いた位置を具え
る時、シフトレジスタ２５２，２５４の一方が完全に充
た１５され、メモリから一層を受取る。これは直接メモ
リアクセス（ＤＭＡ）動作により再び実行される。 要素２，６０は先入れ先出しメモリであり、これは並列
な入力端子と直列な出力端子とを具え、圧縮ビットを一
時的に蓄えるためにバス２４６かう２０圧縮ビットを受
取る。信号ＯＥＳは直列出力のた１めのイネーブル信号
として働らく。この信号の作り方については後述する。 要素２６２は１０ビ・ント幅の入力端子と１２ピツを幅
の出力端子とを具えるプログラム可能な読出し専用メモ
リ（ＰＲＯＮ）’である。これは前述したようにいくつ
かの個別のモジュールから成る（第６図の要素１２８，
１８０゜１８２参照）。入力信号は７ビツトレジスタ２
６４と、ＦＩＦＯ２６０（１ビツト）とから供給され、
更に制御信号として（要素２７４から）信号ＨＳ　Ｔ”
１と（ｊＦ素２５８から）ＴＩｉ、前のデータビット（
ｘ−１）とを受取る。圧縮ビットが受取られる度毎に、
１２ピツトの出力語が形成され、そのうちの７ビツトが
再び入力レジスタ２６４に蓄わえられる。簡単ならしめ
るため関連する同期は省略した。１５このようにこの要
素は入力シーケンサを構成する。 第９図は制御信号を具える表である。左側の７個のピッ
目まレジスタ２６４に蓄わえられる。右側の５個のビッ
トは「実」の制御ビットを構成し１動作モードを示す。 ライン１のデータは符号語が２０未だ認識されていない
ことを意味する。従って、１認識が行なえるようにする
には未だ１個又は複数個の符号ビットを供給しなければ
ならない。Ａと印された７個のビットはメモリ２６２の
次のアドレスの一部を含む。新しい符号の最初の２ピッ
ド′が「００」である時は、未だ符号語が認識できない
。次のビットは水平符号語（００１）と垂直符号（００
０）との間の選択を与える。水平符号のスタート符号語
の後、次の単色ビットのシリーズの色（白又は黒）が知
られる。こうなると「メーキャ１０ツブ」符号語が現わ
れるか「ターミネイト」符号語が現われるかを一義的に
判定できる。「ターミネイト」符号語の後では、同じこ
とが他の色にもあてはまる。この時７個のピッ）　ｌ’
−Ａ・曲・・・曲Ａ」は二進判定水が通る経路を制御す
る。信号ＨＳ　Ｔ　”１は水平符号の相（第１又は第２
の部分）を示し、（Ｘ−１）は現在の色を示す。ピッ）
４，８，２゜１は制御符号を示し、ビット「０」は「停
止」か「続行」かを制御する。停止の場合は、レジスタ
２６４に新しいデータが蓄わえられない。列４は２“）
水平符号のスタート符号ｔ７Ｆｊ　（０ＯＮ　）が認識
された１時の出力信号を示す。この場合は動作も続行さ
れる（ビットＯ）。列６は７個の順次のゼロがページの
終りで認識された時の状態を表わし、再び続行となる。 列２はメーキャップ符号の符号語が見つかったことを示
し、ビット「０」が値「１」を有する全ての場合が「停
止」である。このビットはＦＰＬＡ２７４により認識さ
れ、関連する制御信号がレジスタ２６４に与えられる。 メーキャップ符号の長ｌＯさは５個のビットＭ１即ち６
４ビツトの単位で示される０列８は「ターミネイト」符
号の符号語が見出されたことを示し、ビット５は値０を
有し、６個のビットＴが「ターミネイト」符号として形
成されたデータビットシリーズの長さを表わす。１５最
長の長さは「１１１１１１」である。列５は垂直符号の
符号語が検出されたことを示す。ビット「ＬＬＬＪは８
個の異なる垂直符号語のどれに関係するかを示す。列８
はページの終りで第８番目のゼロが検出されたことを示
す。結果として、ぺ２″−ジの終りにおいて、シフトア
ウト機構が働らき１続け、出力端子に現在の画像ライン
の最後のデータバイトを提示できる。（カウントダウン
すべき）ビット［ＰＰＰＰＰＪにより表わされるビット
の長さはこの目的に十分でなければならないが、普通へ
はｌ’−１９Ｊ　（２Ｘ８＋８）で十分である。しかし
、代りにもつと高い値を選ぶこともできる。 再び第８図に戻るが、７個のピッ）（Ｂ・・・・・・５
）が読出し専用メモリ２６２から比較要素２６６゜２６
８に与えられ、ビット５の制御の下にその最１゜上位の
ものが活性化される。要素２７０，２７２は１個の単色
シリーズの中に何個のデータビットが含まれているかを
計数する２個のカウンタを形成する。同期は前記５ＭＨ
ｚの周波数で行なわれる。 計数ハシフトレジスタ２５６でのデータビットの１５出
力と同期をとって行なわれる。圧縮が解離された時、先
ず「メーキャップ符号」が現われる。カウンタ２フ２は
カウンタ２７０の出力桁上げ信号により活性化される。 メーキャップ符号の最高計数に達した時、比較要素２６
６は信号ＭＭＡ’ｌ’ＯＨｉ’を出力する。この結果、
ＦＰＬＡユニツ）２７４１は信号ＯＥＳを出力し、ＦＩ
ＦＯ２６０の直列出力をイネーブルする（読出し専用メ
モリ２６２のｒＯＪビットはこの信号○ＥＳを再び終了
させる制御信号を示す）。メーキャップ符号の最高計数
″に達したか又はメーキャップ符号が不要の場合は、単
色ビットのシリーズの長さが比較要素２６８で読出し専
用メモリ２６２からの関連するシリーズの長さと比較さ
れる。この長さが最高計数に達した時、信号ＴＭＡＴＯ
Ｈが現われる。この信号はｌ０ＦＰＬＡ要素２７４に与
えられ、第２の「メーキャップ」＋「ターミネイト」符
号語を再びサーチするか新しい垂直又は水平符号をサー
チする。 前述したタイプのＦＰＬＡユニット２７４゜２７６によ
り別の制御を行なう。ＦＰＬＡユニツ１５ト２７６は符
号語が認識されたか否か又は垂直符号語、メーキャップ
符号語、ターミネイト符号語若しくは特別な符号語（ペ
ージが準備されている）のどれに関係するかを表示する
信号ＬＳＴを受取る。５ビツトに亘リゾコードするとこ
の別の制御２０が可能となる。ユニット２７６はまた現
在（即ち１最近に発生させられた）のデータピッ）（Ｘ
−１）、シフトレジスタ２８２からの直前のラインの８
個のデータビット、信号Ｂ１及び前述した信号ＴＭＡＴ
ＣＨも受取る。信号Ｂ１は「ｂｌ変化」が見゛出された
か否かを示す。この信号はＦＰＬＡユニット２７６自体
で発生させられ、レジスタ２７８でバッファされる（簡
明ならしめるためこれに関連する接続は省略した）。信
号ＴＭＡＴＯＨは比較要素２６８により形成され、色変
化を形成しな１０ければならないことを示す。ＦＰＬＡ
ユニット２１６は垂直符号を形成し、これを受取られた
垂直符号語と比較する。このモジュールを選択するとこ
の比較は明示的には行なわれない。正しい垂直符号語が
見出された時及び信号ＴＭＡＴＯＨが１′受取られた時
は、フリップフロップ２５８が切換えられ、色を変える
。正しい垂直符号語が見出され（これがエミュレートさ
れたデータと整合する）時は、信号ＶＭＡＴＯＨが出力
される。 ＦＰＬＡユニット２７４は読出し専用メモリか２“□ら
の信号ＬＳＴと、信号ＴＭＡＴＣＨと、ＭＭＡＴＯＨ＋
と、ＶＭＡＴ（３Ｈと、Ｈ８’［’　１及びＨ８’ｌ’
２．！：ニラ取る。出力信号はＯＥＳ　、Ｏ８Ｅ、ＲＥ
ＳＥＴ、Ｈ８Ｔ　１・　及びＨ８Ｔ２である。信号ＯＥ
ＳはＦＩＦＯ２６０を制御し、新しい符号ビットが順次
に供給される。５個号Ｏ８Ｅはシフトレジスタ２８２，
２５２．２５４２５６を制御し、毎回１個のデータビッ
トをエミュレートする。このため、Ｏ８ＥとＯＥＳとは
主として交互に活性になる。信号ＲＥＳＥＴは計数すべ
き単色のデータビットの新しいシリーズの長１０さが存
在する度毎にカウンタ２７０，２７２をゼロにリセット
する。信号Ｈ８Ｔ　１とＨ８Ｔ　２とは圧縮動作の説明
で既に論じである。 シフトレジスタ２５２，２５４，２５６はエミュレート
されたデータビットを蓄わえるのに役立つｄ５シフトレ
ジスタ２５６は遅延要素としてのみ役立つ。出力信号は
データピッ）（Ｘ−８）であり、この遅延は圧縮動作で
導入された遅延に対応し、新しいデータビットが到達し
た後のみ第１の符号語を発生できるようにする。シフト
レジスタ２５２．２・・２５４は深さ２ピツトのＦＩＦ
Ｏ構成を形成するｄ

【図面の簡単な説明】

第１図は本発明停適用される計算機システムのブロック
図１ 第２図は圧縮変換器とその周辺のブロック図、゛・第３
図及び第４図は説明用の信号線図、第ｉ、ａ、５ｂ及び
第６図は圧縮変換器の詳細なブロック図、 第７図は圧縮解離装置のブロック図、 第８図は圧縮解離装置の詳細なブロック図、１１１第９
図は制御信号を具える説明用の表を示す図である。 ２０・・・ローカルバス ２２・・・４個のモジュールから成るブロック２６・・
・データバス ２８・・・８個のモジュールから成るブロック３４・・
・ＦＩＦＯ／＜ツファ　　　８５・・・データバス８６
・・・双方向バッファ　　　８８・・・割込み信号処理
回路４０・・・整合要素　　　　　　４２・・・バス４
４・・・マイクロコンピュータ　４６・・・Ｄ　Ａ　Ｍ
　用ｒ０１　Ｍ　　　、、。 ４８・・・ＥＰＲＯＭ　　　　　　５２−ｙ６２・・・
レジスタ６６・・・レジスタ　　　　　６８・・・シフ
トレジスタ７０・・・レジスタ　　　　　７２・・・シ
フトレジスタ７４・・・圧縮変換器　　　７６・・・走
査装置７７・・・画像メモリ　　　　２００・・・バス
２０２・・・磁気ディスクメモ１Ｊ２０４・・・中央処
理装置２０６・・・ＲＡ　Ｍ　　　　　　　２０８・・
・データ通信プロセサ２１、０・・・書込み／再生ユニ
ット ２１２・・・プリンタ ２１４…ハードコピー用ユニツト ２１６・・・光学式走査装置 ／６３、 ζＮ Ｃフ − ［Ｉ ＹＳＩ 川Ｉ・

Claims (1)

1. 【特許請求の範囲】 １　圧縮装置で画像フィールドの、行と列とに構成され
   たデータをライン毎に圧縮し、媒体３を通した後圧縮解
   離装置でデータを圧縮解離して前記画像フィールドを形
   成するようにデータを再構成するために、上記データの
   ための第１の入力端子（７８）と、予じめ定められた数
   のデータビットを並列に圧縮変換器に１・）与え、ライ
   ン単位で一連の圧縮ビットを圧縮変換器の第１の出力端
   子に与える入力要素とを具えるシステムにおいて、前記
   第１の入力端子と入力要素との間に、少なくとも１本の
   完全な画像ラインの二進データを収容するた１・めの語
   単位で構成された読出し／書込みメモＩＪ　（６４）を
   接続し、前記入力要素か並列な入力端子と並列な出力端
   子とを具える第１のシフトレジスタ（７２］を具え、メ
   モリ動作時に現在の画像ラインの第１のシリーズのデ２
   （゛−タビットを収容し、これらのデータビット１を第
   １のアドレスによりアドレスされる読出し／書込みメモ
   リに蓄え、この第１のシリーズを第１のシフトレジスタ
   のシフト制御により圧縮変換器（７４）に提示するよう
   にし、５前記入力要禦がまた並列な入力端子と並列な出
   力端子とを具える第２のシフトレジスタ（６８）を具え
   、同じメモリ動作時に、第１のアドレスに対して一定の
   相対位置を占める第２のアドレスによりアドレスされる
   読出し〆）書込みメモリからの直前の画像ライン上のい
   くつかの対応する列の第２のシリーズのデータビットを
   収容し、この第２のシリーズも第２のシフトレジスタの
   シフト制御により圧縮変換器に与え、第１の出力端子が
   直列式に動１５作して画像ライン毎の重要な圧縮ビット
   の直接続く群だけを直並列変換バッファ（８４）に与え
   、このバッファがダイナミックな第２の入力端子とダイ
   ナミックな第２の出力端子とを具え、第１の入力端子と
   第２の出力端子ツ１にしたことを特徴とするシステム。 区　前記圧縮ピントがビット群に構成され、このビット
   群が毎回群単位で白と黒との間の変り化を表示し、この
   ような重要なビット群が画像ライン内と画像の順次のラ
   インの間とで直接続くようにしたことを特徴とする特許
   請求の範囲第１ｍ記載のシステム。 ＆　画像フィールドの第１のラインを処理する１０ため
   に単色のゼロとされたラインを圧縮変換器に与えるよう
   にしたことを特徴とする特許請求の範囲第１項又は第２
   項記載のシステム。 表　前記の並列な入力端子も通信バスに接続され、前記
   第１と第２のアドレスが同じであり、１５前記メモリ動
   作が直接メモリアクセス（ＤＭＡ）ユニット（４８）に
   より制御されるように構成したことを特徴とする特許請
   求の範囲第１項、第２項又は第８項に記載のシステムで
   使用される圧縮装置。 （８） 五　少なくとも２個の状態を有するシークフシ１ヤル論
   理要素を設け、第１の状態で番４一群の重要な圧縮ビッ
   トが形成される迄前記シフト制御（ＩＳＥ）を活性化し
   、形成さね終ったことに応じて第２の状態では前記シフ
   ト制御）を非活性化し、ｇＴ緊な抑圧ビットの前記群が
   完全に前記第１の出力端子に提示され終る迄前記第１の
   出力（ＩＥＳ）を活性化し、提示され終ったことに応じ
   て前記第１の状態を再活性化するように構成したことを
   特徴とするＩ・・特許請求の範囲第４項記載の圧縮装置
   。 ６　前記圧縮変換器が７０グラム酊能な論理アレーを具
   え、画像の単位正方形内にある少なくとも２対のデータ
   ビット（Ｘ　＋　Ｘ　　１　＋　’ｆ　１ｙ−１）と、
   また、直前のラインの付加的デ１゛−タビソト（Ｂ　Ｙ
   −２、ＢＹ−８、ＢＹ−４）との制御の下に、第１の論
   理副要素ｆｌ１２）で変化に依存するライン状況信号（
   ＬＳＴｕ：８）を決め、第２の論理副留累（ＩＩｇ　）
   でエンドアラウンド結合された保持要素によ４（１（４
   ） リライン状況信号から水平符号状況信号（Ｈ８ＴＯ：　
   ２）のためのシーケンサを形成し、第８の論理副型１（
   １１６）でライン状況信号と、水平符号状況信号と、カ
   ウンタ（１８８）により生ずる符号語レスト長信号５（
   ＯＯＤＬ）とからシークンシャル論理要素と符号ビット
   とを形成するように構成したことを特徴とする特許請求
   の範囲第４項又は第５項記載の圧縮装置。 ？、　前記第２の状態が副状態を有し、重要な圧ｌＯ縮
   ビットの群の殻層の符号ビットの提示と共に、次のデー
   タビットのシフト制御をイネーブルするように構成した
   ことを特徴とする特許請求の範囲第５項記載の圧縮装置
   。 ８、符号語レスト長信号がマルチプレクサ　　１５（１
   ８ｆｌ）を介して符号語レスト長カウンタ（１３８）に
   加えられる符号語レスト長信号（ＨＯＯＤＬｏ　：　８
   　）又はライン状況信号（ＬＳＴＯ：　２）により形成
   され、符号語レスト長カウンタが少なくとも１個の、関
   連符２−１号語内で充填ビットを出力しつつ圧縮変換器
   １を進める位置を具えるように構成したことを特徴とす
   る特許請求の範囲第４項ないし第７項のいずれかに記載
   の圧縮装置。 ９　特許請求の範囲第４項ないし第８項のいず・・れか
   に記載の圧縮装置を具える文書用の走査装置において、
   画像バッファも設け、この画像バッファに一つの画像フ
   ィールドの全てのデータを走査要素により供給し、更に
   処理する前にこれらのデータを収容するように構成１・
   １したことを特徴とする走査装置。 １０、　　圧縮解離装置が圧縮ビット用の第８の入力端
   子を具え、また第２の語単位で構成された読出し／書込
   みメモリ（２８０）を具え、少なくとも一本の完全な画
   像ラインの二進デー１５りを収容し、並列な入力端子と
   並列な出力端子とを有する第８のシフトレジスタ（２８
   ２）を具え、第２のメモリ動作時に第８のアドレスによ
   りアドレスされる第２の読出し／書込みメモリからの直
   前の画像ラインの第８のシ“。 リーズのデータビットを蓄え、この第３のシ１リーズを
   第８のシフトレジスタの第２のシフト制御により圧縮解
   離変換器（２７６）に提示し、圧縮解離変換器の第８の
   出力端子を第４、のシフトレジスタ（２５０，２５２，
   −２５４）のシリーズ入力端子に接続してこれに現在の
   画像ラインのデータビットのシリーズを提示し、このシ
   リーズを第４のシフトレジスタの出力端子から再び圧縮
   解離変換器へ提示し、この第４のシフトレジスタも並列
   な１１）出力端子を具え、前記第２のメモリ動作時に、
   現在の画像ラインの第４のシリーズのデータビットを第
   ８のアドレスに対して一定の相対位置を占める第４のア
   ドレスによりアドレスされる第２の読出し／書込みメモ
   リに戻して１５書込み、また符号語認識器（２６２）を
   設け、この符号語認識器が並直列変換入力要素（２６ｏ
   ）と、符号語が認識されたことを圧縮解離変換器に会心
   するエンドアラウンド結合されたシークンサ（２６４）
   とを具え、ま２”（７） た第２のシーケンス論理要素を設け、これが１少なくと
   も２個の状態を具え、第８の状態では符号語が認識され
   終る迄前記並直列変換入力要素を活性化し、認識され終
   ったことに応じて第４の状態ではこのように認識された
   符−・号語の重安な圧縮ビットの群と合致するデータビ
   ットのシリーズが前記第４のシフトレジスタに提示され
   る迄前記第２のシフト制御を活性化するようにすること
   を特徴とする特許Ｍ求の範囲第１項、第２項又は第８項
   記載の１・）システム。 １１　　水平符号が認識された後で前記第４のシフトレ
   ジスタに提示されるデータビットを計数する計数貿素（
   ２７０・２７２）と、この計数の和を、水平符号語が認
   識された時符号語り認識器により水平符号から変神され
   る「メーキャップ」又は「ターミネイト」符号語の計数
   の和と比較する比較要素（２６８，２６６）とを設けた
   ことを特徴とする特許請求の範囲第１０項記載のシステ
   ムで用いられる圧縮解２゛□（８） 離装置。 １区　前記第４のシフトレジスタが先入れ先出し構成を
   有し、その並列出力端子を第２の読出し／書込みメモリ
   と共に第２の通信バス（２４６）に接続するように構成
   したことを特徴とする特許請求の範囲第１１項記載の圧
   縮解離装置。