JPS59196627A - 位相ロツクドル−プ - Google Patents
位相ロツクドル−プInfo
- Publication number
- JPS59196627A JPS59196627A JP58071603A JP7160383A JPS59196627A JP S59196627 A JPS59196627 A JP S59196627A JP 58071603 A JP58071603 A JP 58071603A JP 7160383 A JP7160383 A JP 7160383A JP S59196627 A JPS59196627 A JP S59196627A
- Authority
- JP
- Japan
- Prior art keywords
- output
- pll
- phase
- frequency
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 8
- 238000001914 filtration Methods 0.000 claims description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000010408 sweeping Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/12—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a scanning signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位相ｏｙクドルーブ（ｐｈａｓｅ １ｏｃｋｅ
ｄｌｏｏｐ 、以下ＰＬＬと言う）に関するもので、特
にＰＬＬの掃引回路に関する。
ｄｌｏｏｐ 、以下ＰＬＬと言う）に関するもので、特
にＰＬＬの掃引回路に関する。
ＦＭｌ［１１回路や周波数変換回路などに幅広く用いら
れるＰＬＬは基準周波数を持つ入力信号とＰＬＬ内部の
電圧制御形光振器の出力の位相差を検出し、この位相差
に比例した直流電圧によって電圧制御形光振器の発振周
波数を変化させてこの発振周波数を入力信号の周波数に
引込み一致させる回路である。
れるＰＬＬは基準周波数を持つ入力信号とＰＬＬ内部の
電圧制御形光振器の出力の位相差を検出し、この位相差
に比例した直流電圧によって電圧制御形光振器の発振周
波数を変化させてこの発振周波数を入力信号の周波数に
引込み一致させる回路である。
ＰＬＬがその機能を果たすにはその内部に含まれる位相
比較器が比較すべき２つの信号の位相差に比例する出力
を出す必要があるが、双方の信号の周波数差（周波数偏
移）が、一定の範囲（キャプチャーレンジ）より大きい
ときには位相比較器の出力は０となって周波数の引込み
を行なうことができない。
比較器が比較すべき２つの信号の位相差に比例する出力
を出す必要があるが、双方の信号の周波数差（周波数偏
移）が、一定の範囲（キャプチャーレンジ）より大きい
ときには位相比較器の出力は０となって周波数の引込み
を行なうことができない。
このため、本来のＰＬＬに掃引回路を付加してキャプチ
ャーレンジ外の周波数偏移を持つ場合にも周波数の引込
みを可能にすることが従来より行なわれている。
ャーレンジ外の周波数偏移を持つ場合にも周波数の引込
みを可能にすることが従来より行なわれている。
以下、図面に基づいて従来の回路を説明する。
第１図は従来の掃引回路を付加したＰＬＬの構成の概要
を示すブロック図である。第１図において、基準周波数
を持つ入力信号Ｓは電圧制御水晶発振器（以下ＶＣＸＱ
と言う）３の出力とともに位相比較器１に入力される。
を示すブロック図である。第１図において、基準周波数
を持つ入力信号Ｓは電圧制御水晶発振器（以下ＶＣＸＱ
と言う）３の出力とともに位相比較器１に入力される。
位相比較器１の出力は低域ろ波作用を持つループフィル
タ２に入力されてろ波され、加算器８を経てＶＣＸＱ３
に帰還されＰＬＬを形成している。また、掃引のための
回路として、発振器４、アップダウンカウンタ５、Ｄ／
Ａコンバータ５およびロックオン検出器７を備えている
。ＶＧＸＱ３の出力と基準入力信号Ｓの２つの信号の周
波数偏移がキャプチャーレンジ内にあるときには、位相
比較器１は２つの信号の位相差に比例した電圧を出力す
る。この電圧はループフィルタ２によってリアル分を除
いた直流電圧とされＶＣＸＱ３に入力されてＰＬＬ本来
の機能を果たし、掃引を要しない。
タ２に入力されてろ波され、加算器８を経てＶＣＸＱ３
に帰還されＰＬＬを形成している。また、掃引のための
回路として、発振器４、アップダウンカウンタ５、Ｄ／
Ａコンバータ５およびロックオン検出器７を備えている
。ＶＧＸＱ３の出力と基準入力信号Ｓの２つの信号の周
波数偏移がキャプチャーレンジ内にあるときには、位相
比較器１は２つの信号の位相差に比例した電圧を出力す
る。この電圧はループフィルタ２によってリアル分を除
いた直流電圧とされＶＣＸＱ３に入力されてＰＬＬ本来
の機能を果たし、掃引を要しない。
位相比較器１への２つの入力信号の周波数偏移がキャプ
チャーレンジ外にあるときには、その状態がロックオン
検出器７によって検出される。ロックオン検出器７はＰ
ＬＬ内の位相差信号たる直流電圧を検出して、その値が
一定の値以上であるか以下であるかを判別することによ
って、ＰＬＬが周波数の引込みを行なっている状態（ロ
ックオン状態）であるか否かを検出するものである。ロ
ックオン検出器７によってロックオン状態が検出される
と、発振器４からの発振出力はアップダウンカウンタ５
およびＤ／Ａコンバータ６を用（＼て三角波形とされ加
算器８を通してＶＣＸＱ３を掃引する。ＶＣＸＱ３の周
波数がこの掃引によってキャプチャーレンジ内に入ると
、これをロックオン検出器７が検出しアップダウンカウ
ンタ５の出力をＯＦＦとすると同時に、ループフィルタ
２を掃引状態の特性からロックオン状態の特性に切替え
てＰＬＬが確立する。
チャーレンジ外にあるときには、その状態がロックオン
検出器７によって検出される。ロックオン検出器７はＰ
ＬＬ内の位相差信号たる直流電圧を検出して、その値が
一定の値以上であるか以下であるかを判別することによ
って、ＰＬＬが周波数の引込みを行なっている状態（ロ
ックオン状態）であるか否かを検出するものである。ロ
ックオン検出器７によってロックオン状態が検出される
と、発振器４からの発振出力はアップダウンカウンタ５
およびＤ／Ａコンバータ６を用（＼て三角波形とされ加
算器８を通してＶＣＸＱ３を掃引する。ＶＣＸＱ３の周
波数がこの掃引によってキャプチャーレンジ内に入ると
、これをロックオン検出器７が検出しアップダウンカウ
ンタ５の出力をＯＦＦとすると同時に、ループフィルタ
２を掃引状態の特性からロックオン状態の特性に切替え
てＰＬＬが確立する。
以上の構成によってＰＬＬの掃引は可能であるが、ロッ
クオン検出器７、発振器４、アップダウンカウンタ５お
よびＤ／Ａコンバータ６を用いねばならず、部品数が多
くなりハードウェア構成上複数個のユニットで構成する
必要が生じ、スペースをとるほか、信頼性、コスト、回
路の寿命などの点で満足すべきものではなかった。
クオン検出器７、発振器４、アップダウンカウンタ５お
よびＤ／Ａコンバータ６を用いねばならず、部品数が多
くなりハードウェア構成上複数個のユニットで構成する
必要が生じ、スペースをとるほか、信頼性、コスト、回
路の寿命などの点で満足すべきものではなかった。
本発明はこのような欠点を除去するためになされたもの
でパルス発生手段からの出力パルスを、低域ろ波手段の
積分機能を用いて掃引波に変換し、また、この低域ろ波
手段の電荷保持機能による周波数保持を利用することに
より、部品数の少ないＰＬＬを提供することを目的とす
る。
でパルス発生手段からの出力パルスを、低域ろ波手段の
積分機能を用いて掃引波に変換し、また、この低域ろ波
手段の電荷保持機能による周波数保持を利用することに
より、部品数の少ないＰＬＬを提供することを目的とす
る。
以下、実施例に基づいて本発明の構成と動作を説明する
。
。
第２図は本発明の実施例の構成の概要を示すブロック図
である。第２図において、基準周波数を持つ入力信号Ｓ
とＶＣＸＱ３の出力とを位相比較器１．−入力させる。
である。第２図において、基準周波数を持つ入力信号Ｓ
とＶＣＸＱ３の出力とを位相比較器１．−入力させる。
位相比較器１の出力はパルス発生器９からの出力と加算
器１０によって重畳され、低域ろ波作用を持つループフ
ィルタ２を通つてＶＣＸＱ３に入力される。ロックオン
検出器７はＰＬＬがロックオン状態にあるか否かを検知
し、パルス発生器９の出力を制御する。この検知の原理
は、前述の従来のロックオン検出器と同様である。
器１０によって重畳され、低域ろ波作用を持つループフ
ィルタ２を通つてＶＣＸＱ３に入力される。ロックオン
検出器７はＰＬＬがロックオン状態にあるか否かを検知
し、パルス発生器９の出力を制御する。この検知の原理
は、前述の従来のロックオン検出器と同様である。
次にこの実施例の動作を説明すると、位相比較器１への
２つの入力の周波数偏移がロックレンジ外にあるときは
ロックオン検出器７はその旨を検知し、パルス発生器９
たとえば単安定マルチバイブレータＩＣにＯＮ信号を出
す。すると、パルス発生器９の出力パルスは加算器１０
を通ってループフィルタ２に入る。このとき、チャブチ
ャーレンジ外の状態にあるため、位相比較器１からの出
力はＯである。パルス発生器９の出力はパルスであるか
ら急峻な立上がり、立下がりを持つが、ＶＣＸＱ３の周
波数応答を考慮するとこの波形ではＶＣＸＱ３を掃引す
ることはできない。しかしながら、このパルスがループ
フィルタ２を通ると、このループフィルタ２が低域ろ波
回路であるために積分回路として働き、パルスはなだら
かな傾斜を持った波形たとえばループフィルタ２内の抵
抗Ｒ、コンデンサ容量ＣによってｅＸｐ （−ｔ／Ｃ
Ｒ）の形の波形に変換される（ｔは時間）。したがって
ループフィルタ２の出力はＶＣＸＱ３の掃引に適した波
形となってＶＣＸＱ３をキャプチャーレンジ内まで掃引
する。周波数偏移がキャプチャーレンジ内に入ると、こ
れをロックオン検出器７が検出し、パルス発生器９の出
力をＯＦＦにする。
２つの入力の周波数偏移がロックレンジ外にあるときは
ロックオン検出器７はその旨を検知し、パルス発生器９
たとえば単安定マルチバイブレータＩＣにＯＮ信号を出
す。すると、パルス発生器９の出力パルスは加算器１０
を通ってループフィルタ２に入る。このとき、チャブチ
ャーレンジ外の状態にあるため、位相比較器１からの出
力はＯである。パルス発生器９の出力はパルスであるか
ら急峻な立上がり、立下がりを持つが、ＶＣＸＱ３の周
波数応答を考慮するとこの波形ではＶＣＸＱ３を掃引す
ることはできない。しかしながら、このパルスがループ
フィルタ２を通ると、このループフィルタ２が低域ろ波
回路であるために積分回路として働き、パルスはなだら
かな傾斜を持った波形たとえばループフィルタ２内の抵
抗Ｒ、コンデンサ容量ＣによってｅＸｐ （−ｔ／Ｃ
Ｒ）の形の波形に変換される（ｔは時間）。したがって
ループフィルタ２の出力はＶＣＸＱ３の掃引に適した波
形となってＶＣＸＱ３をキャプチャーレンジ内まで掃引
する。周波数偏移がキャプチャーレンジ内に入ると、こ
れをロックオン検出器７が検出し、パルス発生器９の出
力をＯＦＦにする。
この際、ループフィルタ２内のコンデンサ容量Ｃによっ
てループフィルタ２は電荷保持機能を持っており、この
電荷によってＶＣＸＱ３の出力周波数を保持しｒ−’
Ｌ Ｌを確立する。ＰＬＬが確立された後は、パルス発
生器９はＰＬＬに影響を与えず、入力信号Ｓ、位相比較
器１、ループフィルタ２、ＶＣＸＱ３による通常のＰＬ
Ｌ動作を行なう。
てループフィルタ２は電荷保持機能を持っており、この
電荷によってＶＣＸＱ３の出力周波数を保持しｒ−’
Ｌ Ｌを確立する。ＰＬＬが確立された後は、パルス発
生器９はＰＬＬに影響を与えず、入力信号Ｓ、位相比較
器１、ループフィルタ２、ＶＣＸＱ３による通常のＰＬ
Ｌ動作を行なう。
なお上記実施例では掃引回路にパルス発生器９を用いた
が、直流電源電圧をリレー等でスイッチングする回路を
用いても同じ動作が得られる。
が、直流電源電圧をリレー等でスイッチングする回路を
用いても同じ動作が得られる。
以上のように、本発明によれば、掃引回路にパルス発生
器を用い、ループフィルタの積分機能、電荷蓄積機能を
利用しているので装置が安価にでき、また部品数の削減
によって１ユニツ１へ化と長寿命、高信頼度などを得る
ことができるという効果を有する。
器を用い、ループフィルタの積分機能、電荷蓄積機能を
利用しているので装置が安価にでき、また部品数の削減
によって１ユニツ１へ化と長寿命、高信頼度などを得る
ことができるという効果を有する。
第１図は従来の掃引回路を付加したＰＬＬの構成の概要
を示すブロック図である。第２図は本発明の実施例であ
る掃引回路を付加したＰＬＬの構成の概要を示すブロッ
ク図である。 図において、１は位相比較器を、２はループフィルタを
、３は電圧制御形水晶発振器（ＶＣＸＱ）を、４は発振
器を、５はアップダウンカウンタを、６はＤ／Ａコンバ
ータを、７はロックオン検出器を、８および１０は加算
器を、９はパルス発生器を、Ｓは基準入力信号を示す。 代理人 大 岩 増 雄
を示すブロック図である。第２図は本発明の実施例であ
る掃引回路を付加したＰＬＬの構成の概要を示すブロッ
ク図である。 図において、１は位相比較器を、２はループフィルタを
、３は電圧制御形水晶発振器（ＶＣＸＱ）を、４は発振
器を、５はアップダウンカウンタを、６はＤ／Ａコンバ
ータを、７はロックオン検出器を、８および１０は加算
器を、９はパルス発生器を、Ｓは基準入力信号を示す。 代理人 大 岩 増 雄
Claims (1)
- （１） 基準入力信号発生源、 入力する電圧の変化に伴なって発振周波数が変化する発
振手段、 前記基準入力信号発生源において発生した基準入力信号
と前記発振手段の出力との位相差に比例した電圧を発生
する位相比較手段、 パルス発生手段、 前記位相比較手段の出力と前記パルス発生手段の出力と
を低域ろ波し、前記発振手段に出力する低域ろ波手段、 前記発振手段の出力の周波数・位相が前記基準入力信号
の周波数・位相に追随して変化する状態にあるか否かを
検知する検知手段、 を備え、 前記パルス発生手段は前記位相比較手段の出力がない状
態に応答して能動化する、位相ロックドループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071603A JPS59196627A (ja) | 1983-04-20 | 1983-04-20 | 位相ロツクドル−プ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071603A JPS59196627A (ja) | 1983-04-20 | 1983-04-20 | 位相ロツクドル−プ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59196627A true JPS59196627A (ja) | 1984-11-08 |
Family
ID=13465392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58071603A Pending JPS59196627A (ja) | 1983-04-20 | 1983-04-20 | 位相ロツクドル−プ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59196627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310418A (ja) * | 1989-06-07 | 1991-01-18 | Sanyo Electric Co Ltd | クロック再生用ｐｌｌ回路の基準クロック制御装置 |
-
1983
- 1983-04-20 JP JP58071603A patent/JPS59196627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310418A (ja) * | 1989-06-07 | 1991-01-18 | Sanyo Electric Co Ltd | クロック再生用ｐｌｌ回路の基準クロック制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06197014A (ja) | 位相同期回路 | |
| KR19990077940A (ko) | 위상검출기 | |
| US5828253A (en) | Phase synchronization system which reduces power consumption and high frequency noise | |
| US5506531A (en) | Phase locked loop circuit providing increase locking operation speed using an unlock detector | |
| US4724402A (en) | Phase-locked loop apparatus using an embedded oscillator as a lock detection means | |
| US6259754B1 (en) | Phase frequency detection circuit and method for liquid crystal display | |
| JPS59196627A (ja) | 位相ロツクドル−プ | |
| JPS6130814A (ja) | デジタル式位相検波器 | |
| US6163185A (en) | Phase frequency detector having instantaneous phase difference output | |
| JPS5953732B2 (ja) | 同期はずれ検出回路 | |
| KR960011405B1 (ko) | 주파수 동기 루프용 주파수 검파기 | |
| US6008693A (en) | FM-sound demodulator for TV sound signals and method of detecting sound carriers | |
| JPS5821862B2 (ja) | 位相同期回路 | |
| JP3712141B2 (ja) | 位相同期ループ装置 | |
| JPH1070457A (ja) | Ｐｌｌ回路 | |
| KR910008999Y1 (ko) | Pll을 이용한 모드 판별회로 | |
| JPH0713303Y2 (ja) | ロック状態検出機能付きフェーズロックループ回路 | |
| KR100474988B1 (ko) | 노이즈 제거 기능을 갖는 디지탈 위상 동기 루프 및 노이즈제거방법 | |
| JPH05102848A (ja) | Ｐｌｌ回路装置 | |
| KR940006093Y1 (ko) | 디지탈 위상 동기 회로 | |
| SU771890A1 (ru) | Устройство дл приема сигналов с подавленной несущей | |
| JPH0344112A (ja) | Ｐｌｏ回路 | |
| JPH03217124A (ja) | 位相同期回路 | |
| JPS59225617A (ja) | 位相同期回路 | |
| JPH0722943A (ja) | Ｐｌｌ装置 |