JPS59194247A - Abnormality detecting method of computer structure - Google Patents
Abnormality detecting method of computer structureInfo
- Publication number
- JPS59194247A JPS59194247A JP58068581A JP6858183A JPS59194247A JP S59194247 A JPS59194247 A JP S59194247A JP 58068581 A JP58068581 A JP 58068581A JP 6858183 A JP6858183 A JP 6858183A JP S59194247 A JPS59194247 A JP S59194247A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output device
- bus
- abnormality
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は、データ処理装置における異常検出方法に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an abnormality detection method in a data processing device.
従来この種の装置として、第１，２図に示すものがあっ
た。第１図において、１は中央制御装置（ＣＰＵ）、２
はＣＰＵＩのデータおよびアドレスを転送するバス、３
はバス２に接続されたメモリ、４はバス２に接続された
入出力、５はノ（ス２上のデータのパリティチェックを
する検定回路、６はメモリ３及び入出力装置４からの応
答信号を転送するバスである。第２図はメモリ３及び入
出力装置４のブロック図である。第２図において、７は
バス２のアドレスと当該装置のアドレスとの一致を検出
する検出回路、８はバス２とデータを入出力するのを制
御するゲート回路、９は当該装置より応答信号をバス６
に送出するための制御をするゲート回路である。Conventionally, there have been devices of this type as shown in FIGS. 1 and 2. In FIG. 1, 1 is a central control unit (CPU), 2 is a central control unit (CPU),
is a bus that transfers CPUI data and addresses, 3
is a memory connected to bus 2, 4 is an input/output connected to bus 2, 5 is a verification circuit that checks the parity of data on bus 2, and 6 is a response signal from memory 3 and input/output device 4. 2 is a block diagram of the memory 3 and the input/output device 4. In FIG. 2, 7 is a detection circuit that detects a match between the address of the bus 2 and the address of the device; 9 is a gate circuit that controls input/output of data to/from bus 2, and 9 is a gate circuit that controls the input/output of data from the device to bus 6.
This is a gate circuit that controls the transmission to.
メモリ３はＣＰＵＩで実行されるプログラムを記憶して
おり、このプログラムを構成するデータには正当性を検
証するために周知のパリティピットが付加されている。The memory 3 stores a program executed by the CPUI, and well-known parity pits are added to data constituting this program in order to verify validity.
このパリティビットにはデータビットの全体が奇数か偶
数パリティとなるように１１１又は１０１が与えられる
。メモリ３よシ読み出されたデータは、まず検定回路５
によりパリティ検定され、パリティ誤りが検出されたと
きはこれがＣＰＵＩに通知される。また、メモリ３に記
憶されたデータには、固有の機能が与えられた命令コー
ドが含まれ、１及び０ピツトの組合せからなる。このよ
うなデータからなるプログラムに従ってＣＰ ’Ｕ １
はバス２を介して入出力装置４とデータの授受をする。This parity bit is given 111 or 101 so that the entire data bits have odd or even parity. The data read out from the memory 3 is first sent to the verification circuit 5.
The parity is checked by , and when a parity error is detected, this is notified to the CPUI. Further, the data stored in the memory 3 includes an instruction code given a unique function, and consists of a combination of 1 and 0 pits. CP 'U 1 according to the program consisting of such data
exchanges data with the input/output device 4 via the bus 2.
このため、メモリ３又は入出力装置４は、検出回路７に
てＣＰＵ１から送出されたアドレスと自己アドレスとの
一致を調べ、一致が検出されたときは応答信号をゲート
回路９から出力し、バス６を介してＣＰＴＪ １に送出
し、更にデータをゲート回路８よりバス２を介してＣＰ
ＵＩへ転送する。これにより、ＣＰＵＩはバス６から応
答信号及びデータを読み込み、データの処理をするが、
もし応答信号を受信しないときは入出力装置４側に伺ら
かの不具合が発生したものと判断し、異常処理を行なう
。Therefore, the memory 3 or the input/output device 4 uses the detection circuit 7 to check whether the address sent from the CPU 1 matches its own address, and when a match is detected, outputs a response signal from the gate circuit 9, and 6 to CPTJ 1, and further data is sent from gate circuit 8 to CPTJ 1 via bus 2.
Transfer to UI. As a result, the CPUI reads the response signal and data from the bus 6 and processes the data.
If no response signal is received, it is determined that some kind of malfunction has occurred on the input/output device 4 side, and abnormality processing is performed.
従来の装置は以上のように構成されているので、入出力
装置を選択するための回路及びその応答信号を処理する
回路が必要であり、構成が複雑になるなどの欠点があっ
た。Since the conventional device is configured as described above, it requires a circuit for selecting an input/output device and a circuit for processing a response signal thereof, resulting in a disadvantage that the configuration becomes complicated.
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、アドレスを受けた入出力装置よ
り応答信号を送出するようにし、ＣＰＵがこの応答信号
のコード内容を解読し、計算機構造体内に発生する異常
を検出し、これに的確に対処することにより動作の信頼
性を高めることができる計算機構造体の異常検出方法を
提供することを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above.The input/output device that receives the address sends out a response signal, and the CPU decodes the code content of this response signal. It is an object of the present invention to provide a method for detecting an abnormality in a computer structure, which can improve reliability of operation by detecting an abnormality occurring within the computer structure and appropriately dealing with the abnormality.
以下、この発明の一実施例を図について説明する。この
発明による方法は第１図に示す計算機構造体により実施
されるので、これを参照して説明する。An embodiment of the present invention will be described below with reference to the drawings. The method according to the present invention is implemented by the computer structure shown in FIG. 1, and will be explained with reference to this.
図示のように、メモリ３に記憶しているプロプラムデー
タは、前述の通り、１及びＯビットの組合せたコードデ
ータからなり、各コードデータにはそれぞれ異なる機能
が与えられた命令コードが含まれる。入出力装置４が選
択されたときにこれより送出される命令コードは全ビッ
トを１としている （例えばｌ１１Ｍ。従って、ＣＰＵ
Ｉが入出力装＃４にこれを選択するためのアドレスを送
出したが、入出力装置４が何らかの不具合でアドレスの
一致検出ができなかった場合は、第２図に示すゲート回
路は府答せず、これよシ応答信号として全ビットが１の
命令コードを出力することはない。これによりＣＰＵ
１は受信した命令コードがとの命令コードにも該当しな
いことを検出したときは入出力装置４側に異常があると
判断し、異常処理を実行する。As shown in the figure, the program data stored in the memory 3 consists of code data that is a combination of 1 and O bits, and each code data includes an instruction code that is given a different function. . The instruction code sent from the input/output device 4 when it is selected has all bits set to 1 (for example, l11M. Therefore, the CPU
I sends an address for selecting this to input/output device #4, but if input/output device #4 is unable to detect a match of the addresses due to some malfunction, the gate circuit shown in FIG. First, an instruction code in which all bits are 1 is never output as a response signal. This allows the CPU
1 determines that there is an abnormality on the input/output device 4 side when it is detected that the received instruction code does not correspond to the previous instruction code, and executes abnormality processing.
なお、上記実施例では、異常検出用の命令コードを全て
１０ビツトで構成したが、これはＯｌ又は１と０の組み
′合せであってもよい。In the above embodiment, the instruction code for detecting an abnormality is entirely composed of 10 bits, but it may also be O1 or a combination of 1 and 0.
以上のように、この発明によれば、専用のハードウェア
を設置することなく、命令コードの１つに割付はソフト
ウェア処理で構成するので、装置が安価にでき、また精
度の高い即ち信頼度の高い第１図は従来の計昇機得這坏
の栴戊ン不丁ノロツク図、第２図は入出力装置のブロッ
ク図である。As described above, according to the present invention, assignment to one instruction code is configured by software processing without installing dedicated hardware, so the device can be made at low cost, and also has high accuracy, that is, reliability. FIG. 1 is a diagram showing the failure of a conventional metering machine, and FIG. 2 is a block diagram of the input/output device.
１・・・ＣＰＵ、２・・・バス、３・・メモリ、４・・
・入出力装置、５・・・検定回路、７・・・検出回路、
８・・・ゲート回路。1...CPU, 2...Bus, 3...Memory, 4...
・Input/output device, 5... Verification circuit, 7... Detection circuit,
8...Gate circuit.
なお図中、同一符号は同一、又は相当部分を示す。In the figures, the same reference numerals indicate the same or corresponding parts.
代理人 大岩増雄 帛 １ｉ。Agent Masuo Oiwa Clothes 1i.
記 ２ ８１Note 2 81
Claims (1)
互に接続された中央処理装置及び入出力装置を有し、上
記中央処理装置は所定コードの命令を実行するようにし
た計算機構造体の異常検出方法において、上記入出力装
置が上記バスを介して上記中央処理装置より送出され、
データ転送を要求する個有のアドレス信号を受信したと
きは上記入出力装置は上記バスに応答信号として所定コ
ードと送出するようにし、上記中央処理装置は上記アド
レス信号の送出後上記バスよシ上記応答信号として受信
した上記所定コードの内容が所定の命令のコードのいず
れにも該当しないことを検出したときは所定の異常処理
を実行するようにした計算機構造体の異常検出方法。Abnormality detection of a computer structure having a central processing unit and an input/output unit connected to each other via a bus that transfers data, addresses, and control signals, the central processing unit executing instructions of a predetermined code. In the method, the input/output device is sent from the central processing unit via the bus,
When receiving a unique address signal requesting data transfer, the input/output device sends a predetermined code to the bus as a response signal, and after sending the address signal, the central processing unit sends a predetermined code to the bus. A method for detecting an abnormality in a computer structure, wherein a predetermined abnormality process is executed when it is detected that the content of the predetermined code received as a response signal does not correspond to any code of a predetermined command.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068581A JPS59194247A (en) | 1983-04-18 | 1983-04-18 | Abnormality detecting method of computer structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068581A JPS59194247A (en) | 1983-04-18 | 1983-04-18 | Abnormality detecting method of computer structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194247A true JPS59194247A (en) | 1984-11-05 |
Family
ID=13377887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068581A Pending JPS59194247A (en) | 1983-04-18 | 1983-04-18 | Abnormality detecting method of computer structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194247A (en) |
-
1983
- 1983-04-18 JP JP58068581A patent/JPS59194247A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6280733A (en) | Information processor | |
| JPS59194247A (en) | Abnormality detecting method of computer structure | |
| JPH0316655B2 (en) | ||
| JPH0535616A (en) | Data transfer system | |
| JP2818659B2 (en) | Error correction method | |
| JPS5911452A (en) | Test system of parity check circuit | |
| JPH06309185A (en) | Information processor | |
| JPS5899841A (en) | Address controlling system of partially mounted control memory | |
| JPS60101649A (en) | Diagnosis device of electronic computer | |
| JP2943926B2 (en) | Error recovery control device | |
| JP2583617B2 (en) | Multiprocessor system | |
| JP3344432B2 (en) | Information processing device | |
| JPH03156545A (en) | Cpu system | |
| JPH04236645A (en) | Memory diagnostic system | |
| JPS59221900A (en) | Memory check device | |
| JP3106448B2 (en) | Processor unit | |
| JPS6052451B2 (en) | Microinstruction execution control method | |
| JPH0371236A (en) | Error detecting system | |
| JPS60173647A (en) | Detecting system of error generating part of information processing unit | |
| JPH05289946A (en) | Memory control system | |
| JPH02297650A (en) | Receiver | |
| JPS63223916A (en) | Data buffer circuit | |
| JPS592050B2 (en) | Signal bus failure detection method | |
| JPS6121547A (en) | Fault state discriminating system of storage device | |
| JPS6385831A (en) | Control circuit for microprocessor |