JPS5918989A - 画像情報制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ラスクー掃引方式のＣＲＴ　（陰極線管）
ディスプレイの表示制御方式に係る画像情報制御回路に
関する。

〔発明の技術的背景とその問題点〕

ＣＲＴディスグーレイによる画像表示は、一般に第１図
に示す構成の回路によシ次のようにして行なわれる。

まず、クロック１０は、特に図示していないが、各回路
へクロック信号を供給する。１１に示す水平カウンタは
、このクロック信号を計数し、その出力の水平同期信号
ａをラインａに出力すると共に水平アドレス信号すをパ
スラインｂＫ出力する。以下、信号或はデータの出力ラ
インの符号をそれらの名称に付記する。

引き続き、上記水平同期信号ａは垂直カウンタ１２で計
数され、この垂直カウンタ１２は水平カウンタ１ノの場
合と同様に垂直同期信号ＣをラインＣに出力すると共に
、垂直アドレス信号ｄをパスラインｄに出力する。上記
のような一連の回路系統は他の各回路を駆動するクロッ
ク信号やＣＲＴディスプレイの水平および垂直の座標に
対応する信号を発生するタイミング回路部１３を構成す
る。

そして、上−記タイミング回路部１３からの水平同期信
号ａおよび垂直同期信号Ｃは、それぞれ表示部１４に供
給され、表示部１４の掃引回路１５を経て、水平掃引信
号および垂直掃引信号に変換される。次にこれらの水平
および垂直掃引信号は、ＣＲＴディスプレイ１６の水平
偏向電極および垂直偏向電極にそれぞれ印加され、ＣＲ
Ｔディスプ１／イ１６の画面を走査する。

一方、ＣＰＵ　（中央処理装置）１７は、ＣＲＴディス
プレイ１６に表示すべき信号を与える画像データｅを、
一定サイクルで、ｌ１０７パートよシ出力する。すなわ
ち、との画像データｅは、水平および垂直の座標を与え
る座標データｆとその座標における画面の輝度を与える
映像データｇから成り、それぞれグラフィックバッファ
メモリ１８に供給されて、映像データｇは、グラフィッ
クバッファメモリ１８内のＲＡＭの、座標データｆが指
定するアドレス内に記憶される。

このようにして、グラフィックバッファメモリ１８内に
格納された映像データは、前述のタイミング回路部１３
からの水平アドレス信号すおよび垂直アドレス信号ｄに
よって、順次ラスクスキャンに対応してアドレススキャ
ンされ、連続的に読み出される。読み出された映像デー
タｈは、パラレル−シリアル変換器１９でシリアル信号
に変換されて映像信号ｌとなって前記表示部１４内のＣ
ＲＴディスプレイ１６における変調電極に向う。そして
、この映像信号量は、水平および垂直掃引電圧の印加さ
れたＣＲＴディスプレイ１６の画面上にラスクスキャン
された画像を形成する。

このよう外方式でＣＲＴディスプレイ１６に画像を作っ
ている際に、画面を一部分変更修正する場合が生じる。

このような場合、通常はグラフィックバッファメモリ１
８のアドレススキャンのサイクルの一部を停止してＣＰ
Ｕ　１７から出力された変更すべき映像データを直ちに
指示された座標アドレスに書き込む方法がとられる。

しかし、このようなデータの変更方式は、グラフィック
バッファメモリ１８のアドレスが、その時読み出そうと
しているスキャンアドレスから変更データのアドレスに
切り換えられ、その間バッファメモリ１８からＣＲＴへ
の映像出力が停止されることとなる。とのため、映像信
号の欠落が生じ、まだ、アドレスの切り換えタイミング
によっては映像信号にノイズが生じ、画面がちらつく等
のノイズが発生する。

このような欠点から、グラフィックバッファメモリ１８
のアドレスが走査されている時間には、ＣＰＵ１７が変
更画像データを出力しないようにホールドしておき、Ｃ
ＲＴディスプレイの走査線が次の走査線へ移動する帰線
時間のタイミングにＣＰＵ　Ｊ　７から変更画像データ
を出力し、その間にグラフィックメモリ１８内のデータ
の書き直しを行う方式もある。この場合にはＣＲＴディ
スプレイ１６の画面に画像の欠落部やちらつきが生じる
恐れはガいが、ＣＰＵ　１７が映像データの変更を要求
した時間から次の帰線時間のタイミングになるまでＣＰ
Ｕ　１７内部のメモリがザイクルスチールの形で占有さ
れＣＰＵ　Ｊ　７の動作が制限されることとなって、Ｃ
ＰＵ１７の稼動率が低下してしまう。

〔発明の目的〕

この発明は上記のような点に鑑みなされたもので、ＣＰ
Ｕの稼動率の低下を招くことなく、画面の欠落やちらつ
き等の発生しない安定したＣＲＴディスプレイ等の画像
表示の変更修正が行なえる画像情報制御回路を提供しよ
うとするものである。

〔発明の概要〕

すなわちこの発明に係る画像情報制御回路は、ＣＰＵか
らの画像データを直接グラフィックバッファメモリへ送
ると共に、ＣＰＵが任意の時刻に出力する変更画像デー
タを一時貯めるデータスタック部を設け、データスタッ
クに記憶された変更画像データはＣＲＴディスプレイの
スキャンの帰線時間中にのみグラフィックメモリに供給
するようにし、このグラフィックバッファメモリをタイ
ミング回路によってＣＲＴディスプレイのラスタスキャ
ンに対応してアドレススキャンさせ、グラフィックバッ
ファメモリ内の映像データを順次ＣＲＴディスプレイを
含む表示部へ供給するようにしたものである。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例につき説明する
。第２図はその一例を示すブロック図で第１図と同一構
成分には同一符号を付してその説明を省略する。まず、
第１図の場合と同様に、タイミング回路１３はクロック
１ｏからのクロック信号を各回路へ供給すると共に水平
カウンタ１１で水平同期信号ａおよび後述のグラフィッ
クバッファメモリ１８へ向う水平アドレス信号すを出力
する。上記水平同期信号ａは、表示部１４に向うと共に
後述のデータスタック部２０にも供給されておυ、第１
図の場合と同様にタイミング回路１３ではこの水平同期
信号ａを垂直カウンタ１２がカウントして、垂直同期信
号Ｃとグラフィックバッファメモリに向う垂直アドレス
信号ｄとを出力する。

次に上記のようなタイミング回路１３の水平同期信号ａ
および垂直同期信号Ｃはそれぞれ表示部１４内の掃引回
路１５に供給される。この表示部１５も第１図の場合と
同様の構成で、上記掃引回路１５で形成した水平および
垂直掃引信号はＣＲＴディスプレイ１６のそれぞれ水平
および垂直偏向電極に印加される。そして、このＣＲＴ
ディスプレイ１６には変調電極に映像信号ｌが供給され
ておシ、ＣＲＴの画面における前記水平アドレス信号す
および垂直アドレス信号ｄの指定する座標上に結像する
。

一方、ＣＰＵ１７は、通常の画像情報として第１図の場
合と同様に例えばメモリパスより画像データｅを出力す
る。この画像データｅの座標データｆは、それぞれ水平
の座標を指示する水平アドレスデータｆＦ［および垂直
の座標を指示する垂直アドレスデータｆｖから成り、そ
れぞれグラフィックバッファメモリ１８の水平および垂
直のアドレス信号入力部に供給される。また、ＣＲＴデ
ィスプレイ１６の画面における輝点の輝度状態を指定す
る映像信号データｇけ、グラフィックバッファメモリ１
８のデータ入力端に供給され、グラフィックバッファメ
モリ１８の上記水平アドレスデータｆＨおよび垂直アド
レスデータｆｖの指定するアドレスに格納される。

そして、画像データの変更等の要求されない限シ、前述
の水平アドレス信号すおよび垂直アドレス信号ｄに従い
、映像データｈは、順次パラレル−シリアル変換器１９
によってシリアル信号の映像信号に変換され、ＣＲＴデ
ィスプレイＪ６の変調電極に供給されて、ラスタの画像
を形成する。

また、前記ＣＰＵ　１７が画面の一部の修正変更を要求
した場合には、この変更したいデータ（以下変更画像デ
ータと記す）すなわち、グラフィックバッファメモリ１
８に新たに書き直すべき画像データは、直ちに、ＣＰＵ
１７よシェ１０パスｊを通じてデータスタック部２ｏの
データスタック２１に送られ、格納される。

このデータスタック２１は、前述の水平同期信号ａの供
給された制御回路２２によって、ＣＲＴディスプレイ１
６の帰線時間中にのみ貯えた変更画像データｅ′を出方
するように動作を制御されている。このようにして、デ
ータスタック２１よ多出力した変更画像データ０′とし
ての水平アドレスデータｆ′Ｈ１垂直アドレスデータｆ
′ｖおよび変更映像データｇ′は、グラフィックメモリ
１８のそれぞれの入力端に供給され、グラフィックメモ
リ１８内のデータの書き直しが行なわれる。

との動作は、上記帰線時間のみに行々われるが、データ
スタック２１内のデータの書き移しが一回の帰線時間内
に終了しなければ、データスタック２ノは、次の帰線時
間まで残りの変更データを保持し、順次帰線時間を利用
して、データスタック２１内のデータが空になるまでグ
ラフィックバッファメモリ１８に変更データを供給する
。

そして、上記のようにして書き換えられたグラフィック
バッファメモリ１８内の映像データは、水平アドレス信
号すおよび垂直アドレス信号Ｃに従って順次出力され、
パラレル−シリアル変換器１９を経てＣＲＴディスプレ
イ１６に画像を形成する。

このように、ＣＰＵ１７は、通常の画像データを例えば
メモリバスからグラフィックバッファメモリ１８に供給
すると共に、画面の一部を変更する場合には変更画像デ
ータを直ちにデータスタック２１に送り、このデータス
タック２１で変更画像データを一時貯えておく。そして
、このデータスタック２１内に送シ込まれたデータは帰
線時間にのみグラフィックバッファメモリ１８に送られ
て、このバッファメモリ１８の内容を書き換える。

このグラフィックバッファメモリ１８の内容は、水平ア
ドレス信号および垂直アドレス信号が指定するものから
順にパラレル−シリアル変換器１・９でシリアルな映像
信号ｌとされ、前記水平アドレス信号すおよび垂直アド
レス信号ｄに対応した偏向電圧の印加されているＣＲＴ
ディスプレ、イ１６の画面に表示される。

〔発明の効果〕

以上のように、ＣＰＵは、ＣＰＵ内のメモリをサイクル
スチールされることなく変更画像データを直ちにデータ
スタックに送ることがら、進行中のプログラムを中断す
ることなく稼動できる。

一方、グラフィックバッファメモリも内容の書き換えが
帰線時間に行なわれ、映像データの読み出しくアドレス
スキャン）に影響しないことから、画面のちらつきゃ欠
落等を生じることもない。

従ってこの発明によれば、ＣＰＵの稼動率を低下させる
ことなく、画面のちらつきや欠落等の発生しない安定し
たＣＲＴディスプレイ等の画像表示の変更修正が可能な
画像情報制御回路を提供することができる。

【図面の簡単な説明】

第１図は従来の画像情報制御回路を示すブロック図、第
２図はこの発明の一実施例に係る画像情報制御回路を示
すブロック図である。 １３・・・タイミング回路部、１４・・・表示部、１６
・・・ＣＲＴディスプレイ、１７・・・ＣＰＵ、１Ｂ・
・・グラフィックバッファメモリ、２０・・・データス
タック部、。２１・・・データスタック。 出願人代理人　　弁理士　鈴　江　武　彦−４ｃ：。

Claims (1)

【特許請求の範囲】
1. 各回路にクロック信号と水平および垂直の同期をとる信
   号とを適宜供給するタイミング回路部と、映像データお
   よびその座標データを含む画像データと変更画像データ
   およびその座標データを含む変更画像データとを出力す
   るＣＰＵと、上記変更画像データを一時蓄積するデータ
   スタック部と、ＣＰＵからの画像データを順次記憶し７
   上記タイミング回路からの信号によって順次映像データ
   を出力すると共に上記変更画像データが上記データスタ
   ック部よシ供給された場合には上記変更画像データの指
   定する映像データを変更画像データに書き直すグラフィ
   ックバッファメモリと、このグラフィックバッファメモ
   リからの映像データをパラレル−シリアル変換し映、像
   信号を出力するパラレル−シリアル変換器と、上記映像
   信号が所定の座標に結像するように偏向電子の印加され
   たＣＲＴディスプレイを含む表示部とを具備し、上記デ
   ータスタック部は上記ＣＲＴディスプレイの帰線時間に
   のみ変更画像データを上記グラフィックメモリに供給す
   る制御手段を具備することを特徴とする画像情報制御回
   路。