JPS59177800A - Memory - Google Patents
MemoryInfo
- Publication number
- JPS59177800A JPS59177800A JP58052132A JP5213283A JPS59177800A JP S59177800 A JPS59177800 A JP S59177800A JP 58052132 A JP58052132 A JP 58052132A JP 5213283 A JP5213283 A JP 5213283A JP S59177800 A JPS59177800 A JP S59177800A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- read
- pointer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
Landscapes
- Debugging And Monitoring (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は読み出しエラー検出回路を備えた記憶装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a memory device equipped with a read error detection circuit.
第１図は従来の記憶装置におけるデータの流れを示す概
要図である。同図において、（１）は記憶装置、（２）
はこの記憶装置（１）に入力する入力データ、（３）は
この記憶装置ｆｉｌに入力するアドレス、（４）はこの
アドレス（３）によシアクセスされ、読み出されるデー
タ、（５）はこの記憶装置（１）から読み出される出力
データ、（６）はこの出力データ（５）をチェックする
読み出しエラー検出回路である。FIG. 1 is a schematic diagram showing the flow of data in a conventional storage device. In the figure, (1) is a storage device, (2)
is the input data input to this storage device (1), (3) is the address input to this storage device fil, (4) is the data accessed and read by this address (3), and (5) is the data input to this storage device fil. Output data read from the storage device (1), (6) is a read error detection circuit that checks this output data (5).
次に上記構成による記憶装置の読み出し動作について第
２図を参照して説明する。まず、メモリリード（７）に
よ）セットされたアドレス（３）が記憶装置（１）に入
力する。このため、記憶装置（１）のデータ（４１がア
クセスされて、出力データ（５）が読み出される。そし
て、この出力データ（５１にエラーがある場合には、読
出しエラー検出回路（６）でエラー検出される。すなわ
ち、読み出しエラーの判定過程（８）において、エラー
がなければ正常動作として、正常動作の処理過程に移る
。もし、読み出しエラーがあればこの記憶装置を使用し
ているシステムを停止するため、システム停止の処理過
程（１０１に移り、システムは停止する。Next, a read operation of the memory device with the above configuration will be explained with reference to FIG. 2. First, the address (3) set by the memory read (7) is input to the storage device (1). Therefore, the data (41) of the storage device (1) is accessed and the output data (5) is read out.If there is an error in this output data (51), the read error detection circuit (6) detects an error. In other words, in the read error determination process (8), if there is no error, it is determined that the operation is normal and the process moves on to the normal operation process.If there is a read error, the system using this storage device is stopped. Therefore, the process moves to system stop processing (101) and the system stops.
しかしながら、従来の記憶装置では一度読み出しエラー
が発生すると、この記憶装置を使用したシステムが停止
する欠点があった。However, conventional storage devices have the disadvantage that once a read error occurs, a system using this storage device stops.
したがって、この発明の目的は記憶装置の読み出しエラ
ーによるシステムの停止をなくシ、信頼性を向上するこ
とができる記憶装置を提供するものである。Therefore, an object of the present invention is to provide a storage device that can eliminate system stoppage due to storage device read errors and improve reliability.
このような目的を達成するため、この発明は書き込み時
にはそれぞれ異なったアドレスの複数個の記憶領域に順
次、ポインタで選択して同一データを書き込み、絖み出
し時には選択された記憶領域から読み出さ五たデータに
エラーがあったとき、ポインタを順次移動させ、記憶領
域を変えて読み出し、正常なデータを取シ出せる修複機
能を備えるものであシ、以下実施例を用いて詳細に説明
する。In order to achieve such an object, the present invention sequentially writes the same data to multiple storage areas at different addresses when writing, and writes the same data by selecting it with a pointer, and when starting a line, reads from the selected storage area. When there is an error in the data, it has a repair function that sequentially moves the pointer, changes the storage area, and retrieves the correct data.This will be explained in detail below using an embodiment.
第３図はこの発明に係る記憶装置の一実施例におけるデ
ータの流れを示す概要図である。同図において、（ｌｌ
ａ）〜（ｌｉｄ）は同一データが書き込まれる記憶領域
、（１２ａ）〜（１２ｄ）はこの記憶領域（ｌｌａ）〜
（ｌｉｄ）のそれぞれの先頭アドレスを示すポインタ、
（１３１はこのポインタ（１２ａ）〜（１２ｄ）の１つ
を選択する制御回路である。FIG. 3 is a schematic diagram showing the flow of data in one embodiment of the storage device according to the present invention. In the same figure, (ll
a) to (lid) are storage areas where the same data is written, and (12a) to (12d) are storage areas (lla) to
A pointer indicating each start address of (lid),
(131 is a control circuit that selects one of the pointers (12a) to (12d).
なお、前記の記憶領域（１１ａ）〜（ｌｉｄ）には同一
データが別個に書き込まれるが、この場合、アドレス（
５）とポインタ（１２ａ）のアドレスの和のアドレスに
よシ記憶領域（ｌｌａ）に入力データ（２）が書き込ま
れ、アドレス（５）とポインタ（１２ｂ）のアドレスの
和のアドレスによシ記憶領域（ｌｌｂ）に入力データ（
２）が書き込まれ、アドレス（５）とポインタ（１２ｃ
）のアドレスの和のアドレスにょシ記憶領域（ｌｌｃ）
に入力データ（２）が書き込まれ、アドレス（５）とポ
インタ（１２ｄ）のアドレスの和のアドレスにより記憶
領域（Ｉｌｄ）に入力データ（２）が書き込まれる。し
たがって、記憶領域（ｌｌａ）のデータはアドレス（５
＋と制御回路（Ｌ３）によって選択されたポインタ（１
２ａ）によるアドレスとの和のアドレスによりａみ出さ
れ、記憶領域（ｌｌｂ）のデータはアドレス（５）と制
御回路（１３）によって選択されたポインタ（１２ｂ）
によるアドレスとの和のアドレスにょシ読み出され、記
憶領域（ＩＩＣ）のデータはアドレス（５）と制御回路
０．３１にょって選択されたポインタ（１２Ｃ） ｉよ
るアドレスとの和のアドレスにょル読み出され、記憶領
域（ｌｉｄ）のデータはアドレス（５）と制御回路α迦
によって選択されたポインタ（１２ｄ） Ｋよるアドレ
スとの和のアドレスによシ読み出される。また、第４図
において、α４１は」司−データが書き込まれた記憶領
域の数ｎ ＝ ４としたとき、ポインタ更新回数が４以
下であるか、あるいは５になったかを判断する判定過程
、α５１はポインタのアドレスを変える処理過程である
。Note that the same data is written separately in the storage areas (11a) to (lid), but in this case, the address (
Input data (2) is written to the storage area (lla) at the address that is the sum of the address of address (5) and the pointer (12a), and is stored at the address that is the sum of the address of address (5) and the pointer (12b). Input data (
2) is written, address (5) and pointer (12c
) address storage area (llc)
The input data (2) is written into the storage area (Ild) using the address that is the sum of the address (5) and the address of the pointer (12d). Therefore, the data in the storage area (lla) is stored at address (5).
+ and the pointer (1) selected by the control circuit (L3)
2a), and the data in the storage area (llb) is extracted by the address (5) and the pointer (12b) selected by the control circuit (13).
The data in the storage area (IIC) is read out from the address (5) and the pointer (12C) selected by the control circuit 0.31. The data in the storage area (lid) is read out at the address that is the sum of the address (5) and the address by the pointer (12d) K selected by the control circuit α. In addition, in FIG. 4, α41 is a determination process for determining whether the number of pointer updates is 4 or less, or has reached 5, when the number n of storage areas in which data has been written = 4. is the process of changing the address of a pointer.
次に上記構成による記憶装置の読み出し動作について抛
４図を参照して説明する。まず、メモリリード（７）に
よ虱記憶装置（１）にはアドレス（３）が入力すると共
に制御回路（１３）に゛より、ポインタ（１２ａ）が選
択される。このため、このアドレス（３）とポインタ（
１２ａ）のアドレスの和のアドレスにより、記憶領域（
ｌｌａ）からデータが読み出される。このとき、判定過
程（８）如おいて、読み出しエラーがない場合には正常
動作として正常動作の処理過程（９）ニ移る。もし、読
み出しエラーがある場合、判定過程ａａのポインタ更新
回数が１となるが、４以下のため、処理過程（１５＋へ
移乏。このため、制御回路時はポインタ（１２ｂ）を選
択する。このため、アドレス（３）とポインタ（１２ｂ
）のアドレスの和のアドレスによシ、記憶領域（ｏｂ）
から同一のデータが読み出される。このとき、判定過程
（８）において、読み出しエラーがない場合には正常動
作として正常動作の処理過程（９）へ移る。また、もし
読み出しエラーが再びある場合には判定過程（ｌ々へ移
る。このように、判定過程α（イ）のポインタ更新回数
が４になる才でくジ返し、同一データを読み出すことが
できるため、記憶装置を使用したシステムの停止の確率
が極めて低くなり、信頼性を向上することができる。Next, the read operation of the storage device with the above configuration will be explained with reference to FIG. First, the address (3) is input to the storage device (1) by the memory read (7), and the pointer (12a) is selected by the control circuit (13). Therefore, this address (3) and pointer (
12a), the storage area (
data is read from lla). At this time, in the judgment step (8), if there is no read error, it is determined that the operation is normal and the process moves on to the normal operation processing step (9). If there is a read error, the number of pointer updates in the determination process aa is 1, but since it is 4 or less, it moves to the processing process (15+). Therefore, the pointer (12b) is selected in the control circuit. Therefore, address (3) and pointer (12b
) storage area (ob)
The same data is read from. At this time, in the determination step (8), if there is no read error, it is determined that the operation is normal and the process moves to normal operation processing step (9). In addition, if there is a read error again, the process moves to the determination process (l).In this way, the number of pointer updates in the determination process α(a) becomes 4, and the same data can be read by repeating the loop. Therefore, the probability of a system using a storage device being stopped is extremely low, and reliability can be improved.
なお、上述の構成にょる記憶装置では書き込み時に各領
域に個別に書き込みを行なうため、書き込み時に時間が
かかるが、記憶装置を２重にもつような場合によるアド
レスあるいはデータのドライブ回路などの追加によるハ
ードウェアの増加がなく、少ないハードウェアの追加で
てきる。また、記憶装置の使用目的によっては使用しな
い記憶領域が生じ、例えば記憶装置の使用率が５０％以
下の場合、使用しない記憶領域に同一データ、いわゆる
複写データを書き込むことにより、記憶装置を有効に使
用でき、かつ、読み出し専用にすれば杏き込み時間のか
かることは無視できて効率的に使用できる。また、上述
の実施例では同一データが書き込まれている記憶領域の
数を４としたがこれに限定せず、任意の数にしてもよい
ことはもちろんである。Note that with the storage device configured as described above, it takes time to write to each area individually when writing, but it takes time to write to each area. There is no increase in hardware, and only a small amount of hardware can be added. Also, depending on the purpose of use of the storage device, there may be unused storage areas; for example, if the usage rate of the storage device is less than 50%, you can make the storage device effective by writing the same data, so-called copy data, to the unused storage area. If you can use it and make it read-only, you can ignore the time it takes to incorporate it and you can use it efficiently. Further, in the above-described embodiment, the number of storage areas in which the same data is written is set to four, but the number is not limited to this, and it goes without saying that the number may be set to any number.
以上詳細に説明したように、この発明に係る記憶装置に
よれば記憶装置の記憶領域をアドレスで分割し、各々に
複写データを格納し、個別に読み出せるため、回路の増
加が少なく、しかも信頼性の高いものが得られるなどの
効果がある。As explained above in detail, according to the storage device according to the present invention, the storage area of the storage device is divided by address, copy data is stored in each, and can be read out individually.Therefore, the increase in circuits is small and the reliability is high. It has the effect of producing products with high quality.
第１図は従来の記憶装置におけるデータの流れを示す概
要図、第、２図ｕｍ１図の動作を説明するためのフロー
チャート、第３図はこの発明に係る概要図、第４図は第
３図のすυ１作を説明するためのフローチャートである
。
（１）嗜・・φ記憶装置、（２）・・・−人力データ、
（３）・・・・アドレス、（４）・・・・記憶領域のデ
ータ、（５ｊ−φ・・出力データ、（６ｔ 拳・−・読
み出しエラー検出回路、（７）・・・・メモリリード、
（８）・・・・判定過程、（９）および（１０，１・・
・・処理過程、（ｌｌａ） 〜（ｌｉｄ）、 ＩＩ Ｌ
＋＋記・＋＝ ’Ｑｆｉ域、（１２ａ）〜（１２ｄ）
・・−争ポインタ、（１３）・・嗜・市制御回路。
なお、図中、同一符号は同一または相当部分を示す。
代理人 葛 野 信 −
第１図
第２図
第３図
第４図FIG. 1 is a schematic diagram showing the flow of data in a conventional storage device, FIG. 2 is a flowchart to explain the operation of FIG. It is a flowchart for explaining Nosu 1 work. (1) Preference...φ storage device, (2)...-human data,
(3)...Address, (4)...Storage area data, (5j-φ...Output data, (6t fist...Read error detection circuit, (7)...Memory read ,
(8)... Judgment process, (9) and (10,1...
...Processing process, (lla) ~ (lid), II L
++Note += 'Qfi area, (12a) to (12d)
...-Contest pointer, (13)...City control circuit. In addition, in the figures, the same reference numerals indicate the same or corresponding parts. Agent Shin Kuzuno - Figure 1 Figure 2 Figure 3 Figure 4
Claims (1)
憶領域に順次、ポインタで選択して同一データを書゛き
込み、読み出し時には選択された記憶領域から読み出さ
れたデータにエラーがあったとき、ポインタを順次移動
させ、記憶領域を変えて読み出し、正常なデータを取シ
出せる修復機能を備えたことを特徴とする記憶装置。When writing, the same data is sequentially selected with the pointer to multiple storage areas at different addresses, and when reading, if there is an error in the data read from the selected storage area, the pointer is A storage device characterized by being equipped with a repair function that allows normal data to be retrieved by sequentially moving the data, changing the storage area, and reading the data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052132A JPS59177800A (en) | 1983-03-28 | 1983-03-28 | Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052132A JPS59177800A (en) | 1983-03-28 | 1983-03-28 | Memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177800A true JPS59177800A (en) | 1984-10-08 |
Family
ID=12906336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052132A Pending JPS59177800A (en) | 1983-03-28 | 1983-03-28 | Memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177800A (en) |
-
1983
- 1983-03-28 JP JP58052132A patent/JPS59177800A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7237172B2 (en) | Error detection and correction in a CAM | |
| US7246257B2 (en) | Computer system and memory control method thereof | |
| JPS59177800A (en) | Memory | |
| JPS6129024B2 (en) | ||
| JP2600376B2 (en) | Memory controller | |
| JPS6246358A (en) | Error processing system | |
| JPH04115340A (en) | Duplex storage circuit | |
| JPH0395653A (en) | Address error detecting method for data storage device | |
| JPH06208539A (en) | High-speed data transfer system | |
| JPH04130917A (en) | Electronic disk device | |
| JPS62256061A (en) | Main storage device capable of setting redundant constitution | |
| JPS60690A (en) | Write signal generating circuit | |
| JPS59168996A (en) | Method of writing control memory in computer | |
| JPS63165940A (en) | Data processor | |
| JPH04137135A (en) | Program memory control circuit | |
| JPS63129440A (en) | Store through buffer device | |
| JPS6180342A (en) | Memory control device | |
| JPS6131497B2 (en) | ||
| JPH0235547A (en) | Test system for static ram block | |
| JPS60122448A (en) | Memory system | |
| JPH0481953A (en) | Memory device | |
| JPS58171796A (en) | Storage device of parallel duplex structure | |
| JPH04106647A (en) | Memory diagnostic system | |
| JPH04317128A (en) | Micro program control system | |
| JPS63192129A (en) | Buffer memory controller |