JPS59177232U - ラツチ回路 - Google Patents

ラツチ回路

Info

Publication number
JPS59177232U
JPS59177232U JP7122583U JP7122583U JPS59177232U JP S59177232 U JPS59177232 U JP S59177232U JP 7122583 U JP7122583 U JP 7122583U JP 7122583 U JP7122583 U JP 7122583U JP S59177232 U JPS59177232 U JP S59177232U
Authority
JP
Japan
Prior art keywords
terminal
input
output
mos transistor
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7122583U
Other languages
English (en)
Inventor
安田　貞宏
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP7122583U priority Critical patent/JPS59177232U/ja
Publication of JPS59177232U publication Critical patent/JPS59177232U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のラッチ回路を示す図、第２図は本考案に
よるラッチ回路を示す図、第３図は本考案によるラッチ
回路を複数含むＩＣに適用した１例を示す図である。 Ａ・・・・・・内部データ入力端子、Ｂ、　Ｂ’・・・
・・・内部データ入力制御信号、Ｃ・・・・・・入力デ
ータ保持ライン、Ｄ・・・・・・第１のインバータ出力
、し・・・・・・第１のインバータ出力、Ｆ・・・・・
・データ帰還制御信号、ＩＮＶｌ、ＩＮＶ２・・・イン
バータ回路、ＴＲＩ、ＴＲ２・・・・・・トランジスタ
、Ｃ１・・・・・・インバータ１の入力容量、Ｔｅ５ｔ
Ｉ・・・・・・外部テスト入力端子、Ｇ・・・・・・同
相人力バッファ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１のＭＯＳ）ランジスタのドレイン端子（又はソース
    端子）が内部データの入力端子となりそのソース端子（
    又はドレイン端子）が第１のインバータ回路の入力端子
    に接続されその第１のトランジスタのダート端子にはデ
    ータ入力制御信号が接続され前記第１のインバータ回路
    の出力は、第２のインバータ回路の入力端子に接続され
    その出力は、第２のＭＯＳ）ランジスタのドレイン端子
    （又はソース端子）とデータ出力端子に接続され、第２
    のＭＯＳトランジスタのソース端子（又はドレイン端子
    ）は第１のＭＯＳトランジスタのソース端子（又はドレ
    イン端子）及び第１のインバータ回路の入力に帰還接続
    され、その第２のＭＯＳトランジスタのゲート端子には
    データ帰還制御信号と、外部テスト入力信号との論理出
    力を接続したことを特徴とするラッチ回路。
JP7122583U 1983-05-13 1983-05-13 ラツチ回路 Pending JPS59177232U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7122583U JPS59177232U (ja) 1983-05-13 1983-05-13 ラツチ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7122583U JPS59177232U (ja) 1983-05-13 1983-05-13 ラツチ回路

Publications (1)

Publication Number Publication Date
JPS59177232U true JPS59177232U (ja) 1984-11-27

Family

ID=30201374

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7122583U Pending JPS59177232U (ja) 1983-05-13 1983-05-13 ラツチ回路

Country Status (1)

Country Link
JP (1) JPS59177232U (ja)

Similar Documents

Publication Publication Date Title
JPS58103153U (ja) ２進論理信号を反転するための集積回路
JPS59177232U (ja) ラツチ回路
JPS59144910U (ja) バランスドミキサ回路
JPS5811258U (ja) 集積回路
JPS6072037U (ja) シユミツト回路
JPS5984933U (ja) レベル・シフト回路
JPS5992868U (ja) デジタル集積回路
JPS59111334U (ja) インバ−タ回路
JPS6085437U (ja) 入力バツフア回路
JPS5893014U (ja) コンプリメンタリ出力回路
JPS601033U (ja) 電圧制御形発振回路
JPS58141636U (ja) スイツチング回路
JPS6059630U (ja) 論理回路
JPS6020098U (ja) 出力回路
JPS5888450U (ja) イニシヤルリセツト回路
JPS591241U (ja) ダイナミツク分周回路
JPS58166294U (ja) 貫通電流防止回路
JPS59193030U (ja) 論理回路
JPS59189336U (ja) 入力回路
JPS59129210U (ja) トランジスタ回路
JPS6079754U (ja) 半導体集積回路装置
JPS5978737U (ja) デ−タ選択回路
JPS609336U (ja) 遅延回路
JPS59119644U (ja) ゲ−トアレ−ｉｃ
JPS6061839U (ja) 波形検出回路