JPS59173823A - バス制御方式 - Google Patents
バス制御方式Info
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- JPS59173823A JPS59173823A JP4925983A JP4925983A JPS59173823A JP S59173823 A JPS59173823 A JP S59173823A JP 4925983 A JP4925983 A JP 4925983A JP 4925983 A JP4925983 A JP 4925983A JP S59173823 A JPS59173823 A JP S59173823A
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- JP
- Japan
- Prior art keywords
- bus
- unit
- signal
- control circuit
- access
- Prior art date
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- Pending
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- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバス制御方式、特に、それぞれが母線（バス）
接続されたユニットのバス制御方式に関する。
接続されたユニットのバス制御方式に関する。
装置のバス接続方式は、装置を多数接続するために有効
な手段として情報処理技術分野においても汎く採用され
ているが、近年の集積回路技術の急進展に伴う装置の高
度化・複雑化により、このようなバスの制御は重要度を
強めつＮある。
な手段として情報処理技術分野においても汎く採用され
ているが、近年の集積回路技術の急進展に伴う装置の高
度化・複雑化により、このようなバスの制御は重要度を
強めつＮある。
従来のこの種のバス制御方式は、バス接続されるユニッ
ト群ごとに、該各ユニットからバスへの使用要求に対し
て予め定めた優先順位で応答しバス使用許可を与えるバ
ス制御手段と、前記バス使用要求が該ユニット群列のハ
ードウェアへのアクセスを行なうためのものであるとき
には前記ユニット群列ハードウェアへのアクセス要求を
行なうアクセス制御手段とを備えて（・る。
ト群ごとに、該各ユニットからバスへの使用要求に対し
て予め定めた優先順位で応答しバス使用許可を与えるバ
ス制御手段と、前記バス使用要求が該ユニット群列のハ
ードウェアへのアクセスを行なうためのものであるとき
には前記ユニット群列ハードウェアへのアクセス要求を
行なうアクセス制御手段とを備えて（・る。
このような従来構成においては、ユニットからのバス使
用要求先が同一ユニット群の内外を問わずバス使用要求
に応答したバス使用許可が与えられるため、ユニット群
列のハードウェアへのバス使用要求が即応されないとき
にはバス使用要求を登録しておくための待行列が必要に
なる。また、ユニット群列へのハードウェアへのアクセ
ス実行時に誤りが発生すると、この誤り情報をユニット
ごとに記憶しておき、別途報告しなければならなくなる
。したがって、アクセス制御手段には待行列、この待行
列に対する優先度付与回路および誤り情報処理回路等を
備える必要があり、アクセス制御手段が複雑化すると（
・う欠点がある。
用要求先が同一ユニット群の内外を問わずバス使用要求
に応答したバス使用許可が与えられるため、ユニット群
列のハードウェアへのバス使用要求が即応されないとき
にはバス使用要求を登録しておくための待行列が必要に
なる。また、ユニット群列へのハードウェアへのアクセ
ス実行時に誤りが発生すると、この誤り情報をユニット
ごとに記憶しておき、別途報告しなければならなくなる
。したがって、アクセス制御手段には待行列、この待行
列に対する優先度付与回路および誤り情報処理回路等を
備える必要があり、アクセス制御手段が複雑化すると（
・う欠点がある。
本発明の目的は構成の簡単なバス制御方式を提供するこ
とにある。
とにある。
本発明の方式はそれぞれがバス接続されたユニットのバ
ス制御方式にお（・て、該ユニット群ごとに、 該各ユニットから前記バスへの使用要求に対して予め定
めた優先順位で応答しバス使用許可を与前記バス使用要
求が該ユニット群列のハードウェアへのアクセスを行な
うためのものであるときには前記バス制御手段に待合せ
信号を出力する待合せ制御手段と、 前記ユニット群列ハードウェアへのアクセス要求および
該アクセス要求に基づくアクセス実行に連動して前記待
合せ信号の終了起動を行なうアクセス制御手段 とを設け、前記バス制御手段は前記待合せ信号に応答し
て前記バス使用許可を延長するようにしたことを特徴と
する。
ス制御方式にお（・て、該ユニット群ごとに、 該各ユニットから前記バスへの使用要求に対して予め定
めた優先順位で応答しバス使用許可を与前記バス使用要
求が該ユニット群列のハードウェアへのアクセスを行な
うためのものであるときには前記バス制御手段に待合せ
信号を出力する待合せ制御手段と、 前記ユニット群列ハードウェアへのアクセス要求および
該アクセス要求に基づくアクセス実行に連動して前記待
合せ信号の終了起動を行なうアクセス制御手段 とを設け、前記バス制御手段は前記待合せ信号に応答し
て前記バス使用許可を延長するようにしたことを特徴と
する。
次に本発明について図面を参照して詳細に説明する。
本発明の一実施例を示す第１図を診照すると、本実施例
は上位バスＡと、この上位バスＡにバス接続されたＮ個
のユニット群１，２，３・・・・・・・・・Ｎと、ユニ
ット群制御回路Ｃとから構成されている。
は上位バスＡと、この上位バスＡにバス接続されたＮ個
のユニット群１，２，３・・・・・・・・・Ｎと、ユニ
ット群制御回路Ｃとから構成されている。
ユニット群Ｉ 、 ２ 、３ 、・・・・・・・・・Ｎ
群は実行プロセッサ（ＢＰＵ）、メインメモリ、入出カ
プロセッサ（ＩＯＰ）およびマスストレージプロセッサ
（ＭＡＰ）等であり、ユニット群制御回路Ｃの制御のも
とに、上位バスＡＹ介して相互にデータの授受を行なう
ことができる。
群は実行プロセッサ（ＢＰＵ）、メインメモリ、入出カ
プロセッサ（ＩＯＰ）およびマスストレージプロセッサ
（ＭＡＰ）等であり、ユニット群制御回路Ｃの制御のも
とに、上位バスＡＹ介して相互にデータの授受を行なう
ことができる。
第２図は第１図に示した各ユニット群ｌ、２゜３・・・
・・・Ｎの詳細図を示し、下位バスＢと、この下・位ハ
スＢにバス接続されたＭ個のユニット１１゜１２・・・
・・・ＩＭと、アクセス制御回路りと、バス制御回路Ｅ
とから構成されている。ユニｙ ） １１ 。
・・・Ｎの詳細図を示し、下位バスＢと、この下・位ハ
スＢにバス接続されたＭ個のユニット１１゜１２・・・
・・・ＩＭと、アクセス制御回路りと、バス制御回路Ｅ
とから構成されている。ユニｙ ） １１ 。
１２・・・・・・ＩＭは、たとえば入出力装置個有のア
ダプタ、具体的には磁気ディスクコントローラ、プリン
タコントローラおよびディスプレイコントローラ等であ
り、バス制御回路Ｅの制御のもとに、下位バスＢを介し
て相互にデータの授受を行ない、またバス制御回路Ｅと
アクセス制御回路りとの制御のもとに、下位バスＢおよ
び上位バスＡを介して他のユニット群とデータ授受を行
なうことができる。
ダプタ、具体的には磁気ディスクコントローラ、プリン
タコントローラおよびディスプレイコントローラ等であ
り、バス制御回路Ｅの制御のもとに、下位バスＢを介し
て相互にデータの授受を行ない、またバス制御回路Ｅと
アクセス制御回路りとの制御のもとに、下位バスＢおよ
び上位バスＡを介して他のユニット群とデータ授受を行
なうことができる。
第３図は第２図に示したアクセス制御回路りの詳細図を
示し、モード解析回路２ｏと、ケース２ウエイト判定回
路２１と、ウェイト回路２２と、Ａバス制御回路２３と
、バッファアドレスカウンタ群２４と、バッフ６アレジ
スタ群２５と、演算器２６と、ウェイト起動回路２７と
、４つのゲート２８．２’ｊ、３０．３１と、メモリア
ドレスレジ任意のユニット群Ｖ（、Ｖ＝１〜Ｎ）に属す
る任意ツユニット１×（Ｘ２１〜Ｍ） が、 同一ユニ
ット群Ｖに属する他の任意のユニッ） Ｉ Ｙ （Ｙ＝
ｌ〜Ｍ、たｙしＹ＼Ｘ）、または他の任意のユニット群
Ｗ（Ｗ＝１〜Ｎ、たｒＬＷ＼■）にアクセスしようとす
るときには、まずリクエスト信号ＲＸをバス制御回路Ｅ
に出力する。
示し、モード解析回路２ｏと、ケース２ウエイト判定回
路２１と、ウェイト回路２２と、Ａバス制御回路２３と
、バッファアドレスカウンタ群２４と、バッフ６アレジ
スタ群２５と、演算器２６と、ウェイト起動回路２７と
、４つのゲート２８．２’ｊ、３０．３１と、メモリア
ドレスレジ任意のユニット群Ｖ（、Ｖ＝１〜Ｎ）に属す
る任意ツユニット１×（Ｘ２１〜Ｍ） が、 同一ユニ
ット群Ｖに属する他の任意のユニッ） Ｉ Ｙ （Ｙ＝
ｌ〜Ｍ、たｙしＹ＼Ｘ）、または他の任意のユニット群
Ｗ（Ｗ＝１〜Ｎ、たｒＬＷ＼■）にアクセスしようとす
るときには、まずリクエスト信号ＲＸをバス制御回路Ｅ
に出力する。
リクエスト信号ＲＸかたｇ一つのみしか入力していない
ときには、バス制御回Ｆ＄ＥはユニットＩＸにアクセス
ブト信号ＡＸを返送するが、複数個のリクエスト信号が
入力しているときには、予め定めた優先順位に基づき、
アクセプト信号ＡＸの返送先ユニッ）ＲＸの順序を決め
、この順序にしたがって、順次にアクセプト信号ＡＸを
返送する。
ときには、バス制御回Ｆ＄ＥはユニットＩＸにアクセス
ブト信号ＡＸを返送するが、複数個のリクエスト信号が
入力しているときには、予め定めた優先順位に基づき、
アクセプト信号ＡＸの返送先ユニッ）ＲＸの順序を決め
、この順序にしたがって、順次にアクセプト信号ＡＸを
返送する。
アクセプト信号ＡＸは、後述するウェイト信号ＷＡの入
力が無ければリクエスト信号Ｒ’Ｘの終了に応答して終
了する。
力が無ければリクエスト信号Ｒ’Ｘの終了に応答して終
了する。
アクセプト信号ＡＸを受けとったユニットｌＸ＋ｚ、”
ｔ−ｒ、アドレス信号とオペレーションモート信号とか
らなるアドレスオペレーションモード情報を情報線ＤＸ
経由で下位バスＢに出方する。このアドレスオペレーシ
ョンモード情報はユニットＩＹのすべておよびアクセス
制御回路りによりとり込まれて解読される。
ｔ−ｒ、アドレス信号とオペレーションモート信号とか
らなるアドレスオペレーションモード情報を情報線ＤＸ
経由で下位バスＢに出方する。このアドレスオペレーシ
ョンモード情報はユニットＩＹのすべておよびアクセス
制御回路りによりとり込まれて解読される。
アドレスオペレージ目ンモード情報がユニットＩＹを指
定して（・るときには、情＠線ＤＸ、下位バスＢおよび
情報線ＤＹにより、ユニットＩＸとユニットｌＹとの間
にアクセスバスが確立される。
定して（・るときには、情＠線ＤＸ、下位バスＢおよび
情報線ＤＹにより、ユニットＩＸとユニットｌＹとの間
にアクセスバスが確立される。
ユニットＩＸは、次にデータ転送バイト数およびデータ
（書込み動作時のみ）を情報線ＤＸに出力し、これらの
情報に基づくバス制御回路Ｅの制御のもとにユニットＩ
Ｙとの間でデータ転送を行なう。ユニッ）ＩＸはこのデ
ータ転送およびこれに付帯するエラー情報の転送等に要
する時間を認識しており、この所要時間が経過するとリ
クエスト信号ＲＸを終了させて、アクセプト信号ＡＸの
終了を誘導し、下位バスＢを解放する。
（書込み動作時のみ）を情報線ＤＸに出力し、これらの
情報に基づくバス制御回路Ｅの制御のもとにユニットＩ
Ｙとの間でデータ転送を行なう。ユニッ）ＩＸはこのデ
ータ転送およびこれに付帯するエラー情報の転送等に要
する時間を認識しており、この所要時間が経過するとリ
クエスト信号ＲＸを終了させて、アクセプト信号ＡＸの
終了を誘導し、下位バスＢを解放する。
オペレーションモード信号はモード解析回路２０におい
て解析され、この解析結果に基づいて、モード解析回路
２０はケース１信号Ｃ１またケース２信号Ｃ２を出力す
る。ケース１信号Ｃ１は下位バスＢを１サイクルだけ使
用するデータを上位バスＡを使用（１サイクル）して転
送するようなオペレージ目ンモードの場合に出力され、
このときにはバッファレジスタ群２５は使用しない。ケ
ース２信号Ｃ２は下位バスＢを複数サイクル使用するデ
ータをまとめて、上位バスＡを使用（１サイク／Ｉ／）
シて転送するようなオペレーションモードの場合に出力
される。
て解析され、この解析結果に基づいて、モード解析回路
２０はケース１信号Ｃ１またケース２信号Ｃ２を出力す
る。ケース１信号Ｃ１は下位バスＢを１サイクルだけ使
用するデータを上位バスＡを使用（１サイクル）して転
送するようなオペレージ目ンモードの場合に出力され、
このときにはバッファレジスタ群２５は使用しない。ケ
ース２信号Ｃ２は下位バスＢを複数サイクル使用するデ
ータをまとめて、上位バスＡを使用（１サイク／Ｉ／）
シて転送するようなオペレーションモードの場合に出力
される。
バッファレジスタ指定信号は複数レジスタからなるバッ
ファレジスタ群２５（ルジスタあたり１６バイトのデー
タを記憶可能）バッファレジスタ群２５のレジスタ指定
とバイト位置とを与えるためのバッファアドレスカウン
タ群２４、およびメモリアドレスレジスタ群３３の選択
信号である。
ファレジスタ群２５（ルジスタあたり１６バイトのデー
タを記憶可能）バッファレジスタ群２５のレジスタ指定
とバイト位置とを与えるためのバッファアドレスカウン
タ群２４、およびメモリアドレスレジスタ群３３の選択
信号である。
メモリアドレスレジスタ群３３を構成する各レジスタに
は、バッファレジスタ群２５経由の一連のデータ転送に
先立って、特別なオペレージ９ンモードの指定による下
位パスＢ使用の動作により、メモリアドレスがセットさ
れる。このとき、メモ２リアトレスの下位４ビツトがバ
ッファアドレスカウンタ群２４にもセットされる。メモ
リアドレスレジスタ群３３にセットされたメモリアドレ
スは、ケース２の下位バスＢを使用するサイクルのデー
タ転送ごとに、バッファアドレスカウンタ群２４ととも
に更新される。
は、バッファレジスタ群２５経由の一連のデータ転送に
先立って、特別なオペレージ９ンモードの指定による下
位パスＢ使用の動作により、メモリアドレスがセットさ
れる。このとき、メモ２リアトレスの下位４ビツトがバ
ッファアドレスカウンタ群２４にもセットされる。メモ
リアドレスレジスタ群３３にセットされたメモリアドレ
スは、ケース２の下位バスＢを使用するサイクルのデー
タ転送ごとに、バッファアドレスカウンタ群２４ととも
に更新される。
モード解析回路２０がケース２信号Ｃ２を出力するとゲ
ート２８は、ユニットＩＸから上位バスＡ側への書込み
動作時には情報線ＤＢ、また上位バスＡ側からユニッ）
ＩＸへの読出し動作時には情報線ＤＡそれぞれのデータ
をバッファレジスタ群２５に記憶する。上位バスＡを介
して１サイクルでデータ転送されるバイト数はバッファ
レジスタ群のバイト長１６以下に設定されている。なお
、ケース２信号Ｃ２が出力された（・ときには、データ
転送はバッファレジスタ群２５をバイパスして行なわれ
るようにゲート２８が動作する。
ート２８は、ユニットＩＸから上位バスＡ側への書込み
動作時には情報線ＤＢ、また上位バスＡ側からユニッ）
ＩＸへの読出し動作時には情報線ＤＡそれぞれのデータ
をバッファレジスタ群２５に記憶する。上位バスＡを介
して１サイクルでデータ転送されるバイト数はバッファ
レジスタ群のバイト長１６以下に設定されている。なお
、ケース２信号Ｃ２が出力された（・ときには、データ
転送はバッファレジスタ群２５をバイパスして行なわれ
るようにゲート２８が動作する。
先ず、ケース１信号Ｃ１が出力された場合につ（・て述
べる。ウェイト回路２２はケース１信号Ｃ１に応答して
、Ａバス制御回路２３からリクエスト信号ＢＥをユニッ
ト群制御回路Ｃに出力させるとともに、バス制御回路Ｅ
にウェイト信号ＷＡを出力する。ユニット群制御回路Ｃ
にたｙ一つのリクエスト信号ＲＥのみしか入力して（・
なければ、ユニット群制御回路Ｃは直ちにアクセス制御
回路りにアクセプト信号ＡＣを返送するが、他のユニッ
ト群からもリクエスト信号ＢＥがきて（・るときには、
ユニット群制御回路Ｃは予め定めた優先順位に基づき、
アクセプト信号ＡＣの返送先ユニット群の順序を決め、
この順序にしたがって、順次にアクセプト信号ＡＣを返
送する。
べる。ウェイト回路２２はケース１信号Ｃ１に応答して
、Ａバス制御回路２３からリクエスト信号ＢＥをユニッ
ト群制御回路Ｃに出力させるとともに、バス制御回路Ｅ
にウェイト信号ＷＡを出力する。ユニット群制御回路Ｃ
にたｙ一つのリクエスト信号ＲＥのみしか入力して（・
なければ、ユニット群制御回路Ｃは直ちにアクセス制御
回路りにアクセプト信号ＡＣを返送するが、他のユニッ
ト群からもリクエスト信号ＢＥがきて（・るときには、
ユニット群制御回路Ｃは予め定めた優先順位に基づき、
アクセプト信号ＡＣの返送先ユニット群の順序を決め、
この順序にしたがって、順次にアクセプト信号ＡＣを返
送する。
アクセプト信号ＡＣは論理積回路３４においてケース１
信号Ｃ１とのアンド条件を満たし、論理積回路３４の出
力がゲー）３０をイネーブル化して、メモリアドレスレ
ジスタ３２の内容を送出する。次（゛で、ゲート２９を
イネーブル状態にして情報線ＤＢ、ゲート２８、ゲート
２９および情報、％ｌＤＡによるアクセスバスにより、
ユニッ）ＩＸとユニット群Ｗとの間でデータ転送を行な
う。
信号Ｃ１とのアンド条件を満たし、論理積回路３４の出
力がゲー）３０をイネーブル化して、メモリアドレスレ
ジスタ３２の内容を送出する。次（゛で、ゲート２９を
イネーブル状態にして情報線ＤＢ、ゲート２８、ゲート
２９および情報、％ｌＤＡによるアクセスバスにより、
ユニッ）ＩＸとユニット群Ｗとの間でデータ転送を行な
う。
一方、ウェイト回路２２が出力したウェイト信号は、バ
ス制御回路Ｅにお（・て、ユニットｌＸがら入力してい
るリクエスト信号ＲＸが終了しても、アクセプト信号Ａ
Ｘを終了させず、持続させるよう作用する。ユニットＩ
Ｘとユニット群Ｗとのデータ転送およびこのデータ転送
に付帯する誤り情報の授受等が終了すると、Ａバス制御
回路２３がウェイト回路２２からのウェイト信号ＷＡを
リセットさせ、アクセプト信号ＡＸを終了させる。
ス制御回路Ｅにお（・て、ユニットｌＸがら入力してい
るリクエスト信号ＲＸが終了しても、アクセプト信号Ａ
Ｘを終了させず、持続させるよう作用する。ユニットＩ
Ｘとユニット群Ｗとのデータ転送およびこのデータ転送
に付帯する誤り情報の授受等が終了すると、Ａバス制御
回路２３がウェイト回路２２からのウェイト信号ＷＡを
リセットさせ、アクセプト信号ＡＸを終了させる。
次に、ケース２信号Ｃ２が出力された場合について説明
する。
する。
演算器２６は下位バスＢかものバッファレジスタ指定信
号により指定されるアドレスレジスタ群２４におけるバ
イト位置と、ユニットＩＸにより数とに基づいてウェイ
ト起動回路２７を動作させる。ウェイト起動回路２７を
動作させるタイミングは、データ転送すべきデータの末
尾のバイト位置か、またはバイト位置が１５（バッファ
レジスタ群２５の末尾のバイト位置）になるタイミング
に設定される。
号により指定されるアドレスレジスタ群２４におけるバ
イト位置と、ユニットＩＸにより数とに基づいてウェイ
ト起動回路２７を動作させる。ウェイト起動回路２７を
動作させるタイミングは、データ転送すべきデータの末
尾のバイト位置か、またはバイト位置が１５（バッファ
レジスタ群２５の末尾のバイト位置）になるタイミング
に設定される。
このことは書込み動作時にお（・てはユニットＩＸから
バッファレジスタ群２５へのデータの大刀終了またはバ
ッファレジスタ群２５の充満を、また読出し動作時にお
いてはバッファレジスタ群２５からユニットＩＸへのデ
ータの出力終了またはバッファレジスタ群２５の空白を
、それぞれ告げるタイミングであることを意味しており
、このタイミングに応答して上位バスＡ側のアクセスを
銹寝しようとするものである。
バッファレジスタ群２５へのデータの大刀終了またはバ
ッファレジスタ群２５の充満を、また読出し動作時にお
いてはバッファレジスタ群２５からユニットＩＸへのデ
ータの出力終了またはバッファレジスタ群２５の空白を
、それぞれ告げるタイミングであることを意味しており
、このタイミングに応答して上位バスＡ側のアクセスを
銹寝しようとするものである。
すなわち、ウェイト起動回路２７の出力は論理積回路３
５においてケース２信号Ｃ２とのアンド条件を満足させ
、論理積回路３６とゲート３１経由でメモリアドレスレ
ジスタ群３０が保持するアドレス情報を上位バスＡ側に
出力して、ユニットＩＸとアクセスすべきユニット群Ｖ
を特定する。
５においてケース２信号Ｃ２とのアンド条件を満足させ
、論理積回路３６とゲート３１経由でメモリアドレスレ
ジスタ群３０が保持するアドレス情報を上位バスＡ側に
出力して、ユニットＩＸとアクセスすべきユニット群Ｖ
を特定する。
ウェイト起動回路２７の出力はまた、ケース２ウエイト
判定回路においてケース２信号Ｃ２と作用してウェイト
回路２２から９工イト信号ＷＡを出力させるとともに、
Ａバス制御回路２３からリクエスト信号ＲＥを出力させ
るための信号をウェイト回路２２から出力させる。
判定回路においてケース２信号Ｃ２と作用してウェイト
回路２２から９工イト信号ＷＡを出力させるとともに、
Ａバス制御回路２３からリクエスト信号ＲＥを出力させ
るための信号をウェイト回路２２から出力させる。
リクエスト信号ＲＥに対して、前述のように、ユニット
群制御回路Ｃがアクセプト信号ＡＣを出力すると、この
アクセプト信号ＡＣに応答してゲート２９と３１とが開
き、ゲート２８がケース２信号Ｃ２に応答して用いてい
るので、ユニットＩＸ１下位バスＢ、情報線ＤＢ、ゲー
ト２８、バッファレジスタ群２５、ゲート２８と２９、
情報線ＤＡ、上位バスＡおよびユニット群■というアク
セスパスが確立して、データ転送が行なわれる。
群制御回路Ｃがアクセプト信号ＡＣを出力すると、この
アクセプト信号ＡＣに応答してゲート２９と３１とが開
き、ゲート２８がケース２信号Ｃ２に応答して用いてい
るので、ユニットＩＸ１下位バスＢ、情報線ＤＢ、ゲー
ト２８、バッファレジスタ群２５、ゲート２８と２９、
情報線ＤＡ、上位バスＡおよびユニット群■というアク
セスパスが確立して、データ転送が行なわれる。
これより後のアクセプト信号ＡＸを終了させるまでの動
作はケース１の場合と同様である。
作はケース１の場合と同様である。
なお、ケース２の場合には、ユニッｈｌＸは、１サイク
ルのデータ転送ごとにリクエスト信号ＲＸを出力するが
、リクエスト信号ＲＸの空隙にユニットＩＹからのケー
ス２のリクエスト信号ＲＹが発生すると、リクエスト信
号ＢＹに伴なう転送データはバッファレジスタ２５群内
の別のレジスタに記憶されることになる。
ルのデータ転送ごとにリクエスト信号ＲＸを出力するが
、リクエスト信号ＲＸの空隙にユニットＩＹからのケー
ス２のリクエスト信号ＲＹが発生すると、リクエスト信
号ＢＹに伴なう転送データはバッファレジスタ２５群内
の別のレジスタに記憶されることになる。
第４図はユニットＩＹに対する第１のリクエスト信号Ｒ
１と、第２のリクエスト信号Ｒ１との間にケース１のリ
クエスト信号Ｒ３が発生したときの各アクセプト信号Ａ
Ｉ、Ａ３およびウェイト信号ＷＡの波形を示す。
１と、第２のリクエスト信号Ｒ１との間にケース１のリ
クエスト信号Ｒ３が発生したときの各アクセプト信号Ａ
Ｉ、Ａ３およびウェイト信号ＷＡの波形を示す。
本実施例は上位バスＡがユニット群列の）・−ドウエア
になって（・るが、本発明はこれに限定されることなく
、ユニットからこの７１−ドウエアへのアクセス要求が
即応されないようなノー−ドウエアであればよい。
になって（・るが、本発明はこれに限定されることなく
、ユニットからこの７１−ドウエアへのアクセス要求が
即応されないようなノー−ドウエアであればよい。
本発明によれば、以上のような構成の採用により、ユニ
ット群列のハードウェアへユニットからアクセス要求す
るときには前記）・−ドウエアからアクセプト許可がさ
れるまでユニットとアクセス制御回路とは切り離さず、
他のアクセス要求があってもアクセス制御回路にはこの
アクセス要求に伴う情報は入力しな（・ようになるため
、アクセス制御回路を簡単化することができる。
ット群列のハードウェアへユニットからアクセス要求す
るときには前記）・−ドウエアからアクセプト許可がさ
れるまでユニットとアクセス制御回路とは切り離さず、
他のアクセス要求があってもアクセス制御回路にはこの
アクセス要求に伴う情報は入力しな（・ようになるため
、アクセス制御回路を簡単化することができる。
第１図は本発明の一実施例、第２図と第３図とは該実施
例の詳細図および第４図は該実施例の波形図をそれぞれ
示す。 １．２．３〜Ｎ・・・・・・ユニット群、１１．１２〜
ＩＭ・・・・・・ユニット、Ａ・・・・・・上位バス、
Ｂ・・・・・・下位バス、Ｃ・・・・・・ユニット群制
御回路、Ｄ・・・・・・アクセス制御回路、Ｅ・・・・
・・バス制御回路、２０・・・・・・モード解析回路、
２１・・・・・・ケース２ウエイト判定回路、２２・・
・・・・ウェイト回路、２３・・・・・・Ａバス制御回
路、２４・・・・・・バッファアドレスカウンタ群、２
５・・・・・・バッファレジスタ群、２６・・・・・・
演算器、２７・・・・・・ウェイト起動回路、２８，２
９，３０，３１・・・・・・ゲート、３２・・・・・・
メモリアドレスレジスタ、３３・・・・・・メモリアド
レスレジスタ群、３４，３５．３６・・・・・・論理積
回路、ＢＥ、Ｒ１，几２ 、ＲＭ・・・・・・リクエス
ト信号、ＡＣ，Ａ１．Ａ２ 、ＡＭ・・、・・・アクセ
プト信号、ＷＡ・・・・・・ウェイト信号、ＤＡ 、
ＤＢ 。 ＤＩ、Ｄ２．ＤＭ・・・−・・情報線、Ｃ１・・・・・
・ケース１信号、Ｃ２・・・・・・ケース２信号。 代理人 弁理士 内 原 晋 第１図 第２図 第３図
例の詳細図および第４図は該実施例の波形図をそれぞれ
示す。 １．２．３〜Ｎ・・・・・・ユニット群、１１．１２〜
ＩＭ・・・・・・ユニット、Ａ・・・・・・上位バス、
Ｂ・・・・・・下位バス、Ｃ・・・・・・ユニット群制
御回路、Ｄ・・・・・・アクセス制御回路、Ｅ・・・・
・・バス制御回路、２０・・・・・・モード解析回路、
２１・・・・・・ケース２ウエイト判定回路、２２・・
・・・・ウェイト回路、２３・・・・・・Ａバス制御回
路、２４・・・・・・バッファアドレスカウンタ群、２
５・・・・・・バッファレジスタ群、２６・・・・・・
演算器、２７・・・・・・ウェイト起動回路、２８，２
９，３０，３１・・・・・・ゲート、３２・・・・・・
メモリアドレスレジスタ、３３・・・・・・メモリアド
レスレジスタ群、３４，３５．３６・・・・・・論理積
回路、ＢＥ、Ｒ１，几２ 、ＲＭ・・・・・・リクエス
ト信号、ＡＣ，Ａ１．Ａ２ 、ＡＭ・・、・・・アクセ
プト信号、ＷＡ・・・・・・ウェイト信号、ＤＡ 、
ＤＢ 。 ＤＩ、Ｄ２．ＤＭ・・・−・・情報線、Ｃ１・・・・・
・ケース１信号、Ｃ２・・・・・・ケース２信号。 代理人 弁理士 内 原 晋 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 それぞれがバス接続されたユニットのバス制御方式にお
いて、該ユニット群ごとに、 該各ユニットから前記バスの使用要求に対して予め定め
た優先順位で応答しバス使用許可を与えるバス制御手段
と、 前記バス使用要求が該ユニット群列のハードウェアへの
アクセスを行なうだめのものであるときには前記バス制
御手段に待合せ信号を出力する待合せ制御手段と、 前記ユニット群列ハードウェアへのアクセス要求および
該アクセス要求に基づくアクセス実行に連動して前記待
合せ信号の終了起動を行なうアクセス制御手段 とを設け、前記バス制御手段は前記待合せ信号に応答し
て前記バス使用許可を延長するようにしたことを特徴と
するバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4925983A JPS59173823A (ja) | 1983-03-24 | 1983-03-24 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4925983A JPS59173823A (ja) | 1983-03-24 | 1983-03-24 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173823A true JPS59173823A (ja) | 1984-10-02 |
Family
ID=12825829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4925983A Pending JPS59173823A (ja) | 1983-03-24 | 1983-03-24 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173823A (ja) |
-
1983
- 1983-03-24 JP JP4925983A patent/JPS59173823A/ja active Pending
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