JPS59168547A - Information processor - Google Patents

Information processor

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JPS59168547A
JPS59168547A JP4217583A JP4217583A JPS59168547A JP S59168547 A JPS59168547 A JP S59168547A JP 4217583 A JP4217583 A JP 4217583A JP 4217583 A JP4217583 A JP 4217583A JP S59168547 A JPS59168547 A JP S59168547A
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JP
Japan
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microinstruction
main memory
activation
request
input
Prior art date
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Application number
JP4217583A
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Japanese (ja)
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JPH0445862B2 (en
Inventor
Takashi Tsunehiro
隆司 常広
Junji Nakakoshi
中越 順二
Keiichi Yu
恵一 勇
Koichi Nakai
中井 幸一
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPH0445862B2 publication Critical patent/JPH0445862B2/ja
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Abstract

PURPOSE:To eliminate the conflict of a main memory by extending the machine cycle time of a microinstruction if said instruction which performs new start of the main memory during operation of the main memory is outputted. CONSTITUTION:An FF15 and an FF16 store only the reading start and the writing start respectively. The outputs 17 and 18 of the FF15 and 16 and an access start signal 19 produce a control input 7 through an AND gate 20 and an NOR gate 21. The input 7 is set at logic 0 by the gate 21 when the output 17 is set at logic 1, i.e., in a reading start mode. Thus a synchronizing signal 6 is extended. While the output 18 is set at logic 1 in a writing start mode. At the same time, the input 7 is set at 0 to extend the signal 6 only in case a start request for main memory is delivered (i.e., the access start signal 19 is se at 1) after a microinstruction which started the writing. Then the processing is advanced for the microinstruction.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマイクロプログラム制御方式の情報処理装置に
関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an information processing device using a microprogram control method.

〔従来技術〕[Prior art]

従来のマイクロプログラム制(財)方式の情報処理装置
においては、主記憶装置へデータを書込むとき、その書
込みを起動した直後または規定ステップ後のマイクロ命
令は主記憶装置への実際の書込みが終了するまでマシン
サイクルタイムを延長して待ち状態となっていた。
In conventional microprogram-based information processing devices, when writing data to the main memory, a microinstruction immediately after starting the write or after a specified step finishes the actual write to the main memory. Until then, the machine cycle time was extended and the machine was in a waiting state.

これは、異なる応答時間の記憶素子を混在して使用し主
記憶装置を構成したため番地により応答時間が異なる場
合や、キャッシュメモリ装置などによシアクセスのたび
に応答時間が違う可能性のある場合に顕著であった。
This occurs when the main memory is configured using a mixture of storage elements with different response times, and the response time varies depending on the address, or when the response time may vary each time a cache memory device is accessed. was noticeable.

〔発明の目的〕[Purpose of the invention]

本発明の目的は主記憶装置へデータを書込むとき、主記
憶装置動作終了をまたずマイクロ命令処理を続行し、主
記憶装置動作中に新たな主記憶装置起動を行うマイクロ
命令が出現したならばそのマシンサイクルタイムを延長
し、主記憶装置競合を回避する処理方式を提供すること
にある。
The purpose of the present invention is to continue microinstruction processing beyond the end of the main memory operation when writing data to the main memory, and if a microinstruction that starts a new main memory appears while the main memory is operating. For example, an object of the present invention is to provide a processing method that extends the machine cycle time and avoids main memory contention.

〔発明の概要〕[Summary of the invention]

本発明は、主記憶装置へ書込みを起動したマイクロ命令
以後のマイクロ命令が、新たに主記憶装置を参照しなけ
れば、主記憶装置の動作状態に無関係にマイクロ命令の
実行を進行させることと、新たに主記憶装置を参照する
ときはその起動しようとしたマイクロ命令のマシンサイ
クルを主記憶装置の動作終了まで延長し主記憶装置競合
を回避することを特徴とするものである。
The present invention allows the execution of microinstructions to proceed regardless of the operating state of the main memory if the microinstruction after the microinstruction that starts writing to the main memory does not newly refer to the main memory. When a new reference is made to the main memory, the machine cycle of the microinstruction that is about to be activated is extended until the operation of the main memory ends, thereby avoiding main memory contention.

〔発明の実施例〕 以下、本発明の一実施例を図により説明する。[Embodiments of the invention] Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第1図は従来の情報処理装置におけるマイクロ命令実行
制御回路を示している。
FIG. 1 shows a microinstruction execution control circuit in a conventional information processing device.

マイクロ命令はマイクロ命令記憶1に格納されている。Microinstructions are stored in microinstruction memory 1.

マイクロ命令記憶1はマイクロアドレスレジスタ2の指
示する番地が読出されマイクロ命令レジスタ3にセット
される。マイクロアドレスレジスタ2は加算器4により
1番地光の喧がセットされる。マイクロアドレスレジス
タ2、マイクロ命令レジスタ3はクロック制御回路5で
作られた同期信号6によシ更新される。
The address indicated by the micro-address register 2 is read from the micro-instruction memory 1 and set in the micro-instruction register 3. The micro address register 2 is set to address 1 by the adder 4. The microaddress register 2 and microinstruction register 3 are updated by a synchronization signal 6 generated by a clock control circuit 5.

クロック制御回路5け制(財)入カフが論理″INであ
れば一定周期で同期信号6を出力する。制呻入カフが論
理“0”になると同期信号6は出力されず待ち状態とな
っている。ここで同期信号6の立上シから立上シまでを
マシンサイクルタイムという。
If the input cuff of the clock control circuit is at logic "IN", it outputs the synchronization signal 6 at a constant cycle. When the input cuff becomes logic "0", the synchronization signal 6 is not output and the circuit goes into a waiting state. Here, the period from the rise of the synchronization signal 6 to the rise of the synchronization signal 6 is called machine cycle time.

マイクロ命令レジスタ3には読出起動ビット8と書込起
動ビット9がある。これらのビットの出力は、OFLゲ
ート10により論理和をとシ、フリップ70ツブ11へ
入力される。フリップ70ツブ11は同期信号6をトリ
ガとして信号線12に主記憶装置13の起動信号を出力
する。
The microinstruction register 3 has a read activation bit 8 and a write activation bit 9. The outputs of these bits are ORed by the OFL gate 10 and input to the flip 70 tube 11. The flip 70 knob 11 outputs an activation signal for the main storage device 13 to the signal line 12 using the synchronization signal 6 as a trigger.

主記憶装置13は信号線12によシアクセスが起動され
、アクセスが終了すると信号線14に終了信号を出力す
る。信号@14はフリップ70ツブ11のリセット入力
に接続されておシ、信号線12の起動信号をリセットす
る。
Access to the main memory device 13 is activated via the signal line 12, and when the access is completed, an end signal is output to the signal line 14. Signal @14 is connected to the reset input of flip 70 knob 11 and resets the activation signal on signal line 12.

制呻入カフけ信号線12の反転であるため、主記憶装置
13をアクセス中は制御人カフは論理“0”となシ、マ
シンサイクルタイムを延長している。
Since the control input cuff signal line 12 is inverted, the controller cuff is at logic "0" while the main memory 13 is being accessed, thereby extending the machine cycle time.

これらの信号の関係を第2図に示す。The relationship between these signals is shown in FIG.

このように従来の方式では主記憶装置を一度起動すると
、アクセスが終了するまで次のマイクロ命令が主記憶装
置を参照するか否かにかかわらずマシンサイクルタイム
を延長していた。
In this way, in the conventional system, once the main memory is activated, the machine cycle time is extended until the access is completed, regardless of whether the next microinstruction refers to the main memory.

第3図は本発明の一実施例を示す。7リツプフロツプ1
5は読出起動であることのみを記憶し、フリップフロッ
プ16は書込起動であることのみを記憶する。それぞれ
のフリップフロップの出力17.18とアクセス起動信
号19はANDゲート20、NORゲート21により制
(財)入カフを作る。出力17が論理″1#のとき、す
なわち読出起動の場合けNORゲート21により制鐸入
カフが論理″0′になり、同期信号6を延長する。しか
し、書込起動の場合は、書込起動中(出力18が論理”
1”)でありかつ、書込みを起動したマイクロ命令以後
で主記憶装置起動の要求がある(アクセス起動信号19
が論理″1”)場合のみ制(財)入カフは論理“0”と
なり、同期信号6を延長する。
FIG. 3 shows an embodiment of the invention. 7 lip flop 1
5 stores only that it is a read activation, and the flip-flop 16 stores only that it is a write activation. The outputs 17 and 18 of the respective flip-flops and the access activation signal 19 are used to create a control cuff by an AND gate 20 and a NOR gate 21. When the output 17 is at logic "1#", ie, in the case of a read activation, the NOR gate 21 causes the locking cuff to go to logic "0", extending the synchronization signal 6. However, in the case of write start, during write start (output 18 is logic"
1"), and there is a request to start the main memory after the microinstruction that started writing (access start signal 19).
only when the signal is logic "1"), the input cuff becomes logic "0" and the synchronization signal 6 is extended.

つまり書込起動であれば、それ以後のマイクロ命令が主
記憶装置を起動しようとしないかぎり、マイクロ命令の
処理を進行することができる。
In other words, if it is a write activation, the processing of the microinstruction can proceed as long as subsequent microinstructions do not attempt to activate the main memory.

第4図は本実施例を用いたときのタイムチャートの一例
を示す。
FIG. 4 shows an example of a time chart when this embodiment is used.

このように書込みによる主記憶装置の起動であれば、主
記憶装置の起動に関係ないマイクロ命令の処理は遅滞な
く進行できる。
If the main memory is activated by writing in this manner, processing of microinstructions unrelated to the activation of the main memory can proceed without delay.

また、書込起動中に書込みを起動したマイクロ命令1′
J、後で主記憶装置起動要求があると、主記憶装置を起
動しようとしたマイクロ命令のマシンサイクルタイムを
現在実行中の主記憶装置動作が終了するまで延長するこ
とによシ、主記憶装置の競合をさけることができる。
Also, the microinstruction 1' that started the write during the write start
J. When there is a request to start main memory later, the machine cycle time of the microinstruction attempting to start main memory is extended until the main memory operation currently being executed is completed. can avoid conflicts.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、マイクロ命令が主記憶装置へのデータ
書込みを起動し、主記憶装置がその書込みを終了しなく
ても、起動したマイクロ命令以後のマイクロ命令は主記
憶装置を起動しようとしない限シその処理を続行できる
According to the present invention, even if a microinstruction starts writing data to the main memory and the main memory does not finish writing, microinstructions subsequent to the activated microinstruction do not attempt to start the main memory. The process can continue for a limited time.

また、起動した書込みが終了しないうちにマイクロ命令
が新たに主記憶装置を起動しようとしても、起動しよう
とするマイクロ命令自体のマシンサイクルタイムが延長
され、現在実行中の悼込みが終了するまで待ち状態とな
り主記憶アクセスが競合することはない。
In addition, even if a microinstruction tries to newly start the main memory before the started write is finished, the machine cycle time of the microinstruction itself that is about to start will be extended, and the process will wait until the currently executing write ends. state, and there is no conflict in main memory access.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のマイクロ命令実行制御回路例、第2図は
従来例のタイミングチャート、第3図は本発明の実施例
、第4図は実施例のタイミングチャートを示す。 15・・・フリップフロップ、16・・・フリツプフロ
ツγ4 区
FIG. 1 shows an example of a conventional microinstruction execution control circuit, FIG. 2 shows a timing chart of the conventional example, FIG. 3 shows an embodiment of the present invention, and FIG. 4 shows a timing chart of the embodiment. 15...Flip-flop, 16...Flip-flop γ4 Ward

Claims (1)

【特許請求の範囲】[Claims] マイクロプログラム制御方式のマイクロ命令実行回路を
構成するマイクロ命令記憶と、該マイクロ命令記憶内の
所定のマイクロ命令の番地を指示するマイクロアドレス
レジスタと、該マイクロアドレスレジスタで指示された
マイクロ命令を保持するマイクロ命令レジスタと、制御
入力によシ同期クロック発生を抑止できる同期クロック
発生回路と、マイクロ命令内の主記憶装置起動要求フィ
ールドをデコードし主記憶装置に対して起動要求を出力
する回路と、該起動要求によシ起動され所定のアクセス
が終了すると終了信号を出力する主記憶装置とからなる
情報処理装置において、主記憶装置の続出起動要求と書
込起動要求とを別々に記憶するフリップフロップと、読
出しが起動されたならば前記同期クロック発生回路の制
−入力によシ同期クロック発生を抑止し、書込みが起動
されたならばその書込みを要求したマイクロ命令以後の
マイクロ命令が主記憶起動要求を出さない限シ前記同期
クロック発生回路の側斜入力にクロック抑止要求を入力
しない組合せ回路を設けたことを特徴とする情報処理装
置。
A microinstruction memory constituting a microinstruction execution circuit of a microprogram control system, a microaddress register that indicates the address of a predetermined microinstruction in the microinstruction memory, and a microinstruction instructed by the microinstruction register. A microinstruction register, a synchronous clock generation circuit that can suppress the generation of a synchronous clock based on a control input, a circuit that decodes a main storage activation request field in the microinstruction and outputs an activation request to the main storage device; In an information processing device comprising a main memory device that is activated by a activation request and outputs a termination signal when a predetermined access is completed, a flip-flop that separately stores successive activation requests and write activation requests of the main storage device; If reading is activated, the synchronous clock generation is inhibited by the control input of the synchronous clock generation circuit, and if writing is activated, the microinstructions after the microinstruction that requested the writing request main memory activation. An information processing apparatus comprising: a combinational circuit that does not input a clock suppression request to a side diagonal input of the synchronous clock generation circuit unless the synchronization clock generation circuit outputs a clock suppression request.
JP4217583A 1983-03-16 1983-03-16 Information processor Granted JPS59168547A (en)

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JPS59168547A true JPS59168547A (en) 1984-09-22
JPH0445862B2 JPH0445862B2 (en) 1992-07-28

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4992960A (en) * 1973-01-10 1974-09-04
JPS49113542A (en) * 1973-02-26 1974-10-30

Patent Citations (2)

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Publication number Priority date Publication date Assignee Title
JPS4992960A (en) * 1973-01-10 1974-09-04
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