JPS59167026A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS59167026A
JPS59167026A JP58040747A JP4074783A JPS59167026A JP S59167026 A JPS59167026 A JP S59167026A JP 58040747 A JP58040747 A JP 58040747A JP 4074783 A JP4074783 A JP 4074783A JP S59167026 A JPS59167026 A JP S59167026A
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bonding
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ion etching
film
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Masaharu Aoyama
青山　正治
Masayasu Abe
正泰 安部
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置の製造方法に係り、４？に半導体
チップにおける電極導出技術の改良に関する、 〔発明の技術的背景〕 集積回路の高密度化または素子の動作速度の高速化に伴
ない素子の面積が縮小され、半導体の拡散接合層も浅く
々るのに対応し配線電極材料もＡｌに替わってＳｉやＣ
ｏ等を添加したＡ４合金が用いられるようになってきた
。特に浅い接合に生ずる突接は破壊を抑制する８ｉと、
エレクトロマイグレーションおよび腐食の防止に有効な
Ｃｕとの両方を含有するＡｌ−８ｉ−Ｃｏ合金は非常に
優れた配線材料である。しかし、Ａｌ−８ｉ−Ｃｕ合金
は８ｉやＣｕＡＪｔなどの析出相とマトリクスのＡｌ相
との間で局部電池を形成するので、半導体素子の製造工
程において純Ａｌよりも表面に酸化被膜を生成しやすい
。
次に、一般に合金の方が結晶粒径も小さく硬い。
ＡＡ’　−８１−ＣｕはＡｕワイヤとの間で熱圧着ボン
ディングを行なう場合の特性が著るしく劣っているが、
その原因が′電極表面に自然（ナチュラル）に形成され
た酸化物の薄層（１００〜２００Ｘ程度）であり、また
、その被膜を突破ることができない電極の硬さ等による
ものと考えられる。
さらに１ウエハの裏面処理、ブレーキング（ペレットに
分割）、アセンブリの工程においてノ・イドロカーボン
系の汚染を受けた場合、ウェハプロセスの前工程と異な
り完全なりリーニング処理ができがいため、酸化被膜の
厚いＡｌ−８ｉ−Ｃｕ合金の方が４１よりも汚染の存在
によるボンディング性劣化の影響を受けやすい。
そこで、Ａｌ−８ｉ−Ｃｕ等の多元合金を用いる場合、
従来は２層配線構造を利用し、合金層表面に形成された
パッシベーション膜に設けられた開口、いわゆるスルー
ホールを通じて第２の電極層を純ＡＪで形成し、これに
ボンディングを施す方法がとられていた。このよう妃行
なわれる一例の電極導出Ｆｉ第１図に示すように、ウェ
ハ（１）上面に絶縁被膜（８ｉ０２膜）（２）を介して
形成されたＡ７合金層（３）にさらに被着されたパッシ
ベーションＷ、　（Ｓｉ０２Ｍ　）　（４）にスルーホ
ールを有し、このスルーホールに露出したＡ４合金層に
ＡＡ’層（５）を接続させ、かつ、このＡ１層を前記パ
ッシベーション膜（４）上に延在させたものである。そ
してこの延在部にボンディングワイヤ（６）がボンディ
ングされる。次に、第２図に示すものは、ポンディング
パッドの全域が下層のＡ４合金層（３′）とこれに積層
されたＡＪ　１ｍ　（５’）の２層構造でなり、スルー
ホールを広く設けている。
〔背景技術の問題点〕
斜上のＡｌ−８ｉ−Ｃｕ等の多元系合金による電極配線
を行なうためにポンディングパッド部分のみを２層配線
化する技術の問題点は犬きく次にあげる３点にある。
まず、第１に工程が複雑になり、資源の労資、コストの
高騰を招来する。すなわち、少くとも第２層Ａｌの蒸着
工程、およびこれのフォトエツチング工程、スルーホー
ルのバリアを破って導通を得るための熱処理工程が余分
に必要となる。特に第１図に示した構造のものでは第２
層ＡＪが第１層１合金配線の段差部分で断線しないよう
にするために層間絶縁膜の平坦化等、いわゆる多層配線
に必要なプロセスの改善、工程の付加が要求となる。
次に第２の問題点は歩留シの低下にある。これＦｉ層間
絶縁膜のピンホールを皆無にすることができないため、
第２層の）ｌをエツチングするとき、ピンホールを通じ
て第１層のＡ／合金層も不所望にエツチングされ断線に
至る。すなわち、例えば１０数−のチップに数千の素子
を形成する集積回路において１〜５チの歩留シ低下が見
込まれる。
さらに、第３の問題点は純ｋ１層を積層させる工程を経
ても、最終の熱工程により第１層合金内の添加物が第２
層のＡｌｌ中に拡散してしまうことで、特に第２図に示
される構造の場合、合金化は第２Ｍｋｌの表面に達しナ
チュラルな酸化物の生成等、ボンディング性を阻害する
要因が残存する。
斜上の如く施されたボンディングに対しその剥離強度（
単位ダラム）とサンプル数とを第３図に示す。この分布
図によると０グラムが十数チを占め、平均値も４５グラ
ムと低劣な値を示す。
〔発明の目的〕
この発明は斜上の従来技術の問題点に鑑みて半導体装置
の製造におけるポンディングパッド部分にＡ４層の積層
を施さず、ｋｌ−８ｉ−Ｃｕ等の多元系合金層への直接
ボンディングを可能にするものである。
〔発明の概要〕
電極導出のためにＡ／合金層に施すボンディングを阻害
する要因と考えられる表面酸化被膜、ノ・イドロカーボ
ン等の有機汚染物を積極的に除去するために、ウエノ・
プロセスの最終工程あるいはペレット分割後のボンディ
ング工程の直前にイオンエツチング装置にウエノ・を挿
入し、アルゴンガス等の不活性ガスのプラズマイオンを
用いて表層にエツチングを施す。
〔発明の実施例〕
次にこの発明を１実施例につき図面を参照して詳細に説
明する。
第４図に１実施例の方法によって素子チップの電極導出
が施された部分を示す。図においてＩはＰＮ接合（図示
省略）が拡散形成されたウエノ・で、この上面に表面絶
縁膜住２が形成されチップの電極接続のためのコンタク
トホールで核部でウエノ・の領域にコンタクトするＡｌ
ｌ−８ｉ−Ｃｕ合金層（１３）が被着され、ボンディン
グワイヤ（６）Ｋよって電極導出がなされている。
斜上の構造は次の工程を経て形成される。
（１）複数のＰＮ接合（図示省略）が拡散形成されたウ
エノ（１１１の表面絶縁膜ａ４に、チップの電極接続の
ためのコンタクトホールを設け、スノくツタ法によって
（ＡＪ）　−（１，５％８ｉ）−（２％Ｃｕ’）合金層
α□□□を１μｍの層厚に被着させる（第５図）。
（２）　　通常のフォトエツチング法によシリン酸系の
エツチング液を用いてＡＪ−８ｉ−Ｃｕのパターン（１
３’）を形成したのちに、ＣＦ４＋０□プラズマ法によ
って表面に残留したＳｉ屑をエツチング除去する（第６
図）。
（３１５００℃のＮ２雰囲気中で１０分間シンタしたの
ち、８ｉＨ４と０２ガスを用いた減圧ＣＶＤ法により厚
さ１．０−の８　ｉｏ、保護膜を被着形成する。
（４）　　ついでフォトエツチングによってフッ化アン
モニウムと酢酸との混酸を用いてボンディングのための
開口（１４’）を有する５ｉｎ２保護膜Ｉにする（第７
図）。
（５）　　ウェハの裏面を研削し厚さを所定の例えば３
００μｍにする（図示省略）。
（６）　　ベレン）Ｋ分割するための切込みを表面から
約２００μｍの深さまで入れる（図示省略）。
（力　第８図に示すよう々イオンエツチング装置（カソ
ードカップリング形）によって１０１１１１Ｔｏｒｒ。
のＡｒ雰囲気中で陰極（１５Ｋ）上にウエノ・（１６）
　、　（１６１・・・を設置し、接地した陽極（１５Ａ
）との間に１３．５６Ｍ１ｌｚの高周波を印加した。こ
のとき誘起された自己バイアスは１．３Ｗ／ｍの電力密
度に対し約７５０■であシ、ＡＪ’に極表面にナチュラ
ルに形成された酸化被膜に対するエツチング速度は約６
０′Ａ／ｆ＋である。ウエノ・のエツチングは３分間節
した。
（８）ベレットに分割後、リードフレーム上にマウント
し、熱圧着法によシ２５μｒＩＬ！２５の金ワイヤを用
いてボンディングを施した。このボンディングは温度２
７０℃、荷重５０Ｉで、さらに超音波エネルギも付加さ
せた。
〔発明の効果〕
この発明はＡｊｌ−８ｉ−Ｃｕ等の多元系合金層を用い
て電極導出を施す半導体装置の製造にあたシ、電極の保
護膜上に開口を設けたのちに（実施例では裏面研削およ
びダイシング工程を経たのち）Ａｒの高周波プラズマに
よるイオンエツチングを施すので、Ａｌ−８ｉ−Ｃｕ電
極層の表面に生成されている酸化被膜厚が５０Ａ以下に
減少でき、かつ、有機汚染物もほぼ皆無となった。これ
によりボンディング性が大幅に向上し、多元系合金への
直接ボンディングの実用化が可能となった。
次に、第９図には１実施例によるボンディング強度を示
し、サンプル約１ｏｏ個につき剥離強度（ダラム）の分
布を示す。図から明らかなように４０グラム以下は皆無
であり、ばらつきも少い上に平均値も６２グラムと高い
値を示し、従来を示す第４図と比較するとききわめて顕
著な効果のあることが明らかである。よって歩留りと信
頼性の向上が達せられた。
さらに、第２層目のＡＡ’層の被着とフォトエツチング
工程、最終熱処理工程が廃止でき、工程の短縮とコスト
ダウン、歩留の向上に寄与した。
【図面の簡単な説明】
第１図ないし第３図は従来の技術を示し、第１図および
第２図は従来の電極導出を示すいずれも素子チップの断
面図、第３図はボンディング剥離強度を示す分布図、第
４図は１実施例の素子チップの断面図、第５図ないし第
７図は１実施例の製造工程を示すいずれも断面図、第８
図はイオンエツチング装置の概略を示す断面図、第９図
は１実施例の方法によるボンディングの剥離強度を示す
分布図である。 ６　　　　　ボンディングワイヤ １１．１６　　　　ウェハ １２　　　　　　ウェハの表面絶縁膜 １３　　　　　　ＡＪ−８ｉ−Ｃｕ合金層１５Ａ　　　
　　　イオンエツチング装置の陽極１５Ｋ　　　　　　
イオンエツチング装置の陰極代理人　弁理士　井　上　
−男 第　　１　　図 第　　２　　図 第　　３　　図 “す′）フ０）シリ４ざ〔− 第　　４　　図 第５図 第　　８　　図 第　　９　　図

Claims (1)

    【特許請求の範囲】
  1. 半導体チップにおける電極配線層上の絶縁保護膜に開口
    を形成したのち、この開口における電極配線層にパッケ
    ージとのボンディング接続を施すまでの間に上記開口に
    露出した電極配線層の表層に不活性ガスのプラズマを用
    いたイオンエツチングを施すことを特徴とする半導体装
    置の製造方法。
JP58040747A 1983-03-14 1983-03-14 半導体装置の製造方法 Pending JPS59167026A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04311044A (ja) * 1991-04-09 1992-11-02 Matsushita Electric Ind Co Ltd ワイヤボンディング装置およびワイヤボンディング方法

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JPH04311044A (ja) * 1991-04-09 1992-11-02 Matsushita Electric Ind Co Ltd ワイヤボンディング装置およびワイヤボンディング方法

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