JPS5916360A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5916360A JPS5916360A JP12542282A JP12542282A JPS5916360A JP S5916360 A JPS5916360 A JP S5916360A JP 12542282 A JP12542282 A JP 12542282A JP 12542282 A JP12542282 A JP 12542282A JP S5916360 A JPS5916360 A JP S5916360A
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- resistor
- polycrystalline
- polycrystalline silicon
- oxide film
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Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は抵抗回路網を備えてなる半導体装置に関するも
のである。
のである。
近年、半導体装置の応用分野の拡大はめざましいものか
あシ、従来個別部品、または調整技術を用いて十分な精
度が必要とされる分野へと急速に浸透している。
あシ、従来個別部品、または調整技術を用いて十分な精
度が必要とされる分野へと急速に浸透している。
このような−例として、アナログ信号をデジタル信号に
変換するアナログ・デジタル変換信号処理の分野につい
て考えてみると、アナログ信号の如き時間連続信号をサ
ンプリングすることに時間離散信号（パルス振幅変調）
となした後、振幅を量子化することによりデジタル信号
に変換することによシデジタル信号に変換することにな
る。このため、アナログ・デジタル変換回路１２には当
然サンプル・ホールド回路が必要となる。
変換するアナログ・デジタル変換信号処理の分野につい
て考えてみると、アナログ信号の如き時間連続信号をサ
ンプリングすることに時間離散信号（パルス振幅変調）
となした後、振幅を量子化することによりデジタル信号
に変換することによシデジタル信号に変換することにな
る。このため、アナログ・デジタル変換回路１２には当
然サンプル・ホールド回路が必要となる。
アナログ信号をある周期でサンプル・ホールドしデジタ
ル信号に変換する際には、その変換系の精度を確保する
ために折シ返し歪防止用フィルタを用いて入口されるア
ナログ信号の帯域制限が必要となる。
ル信号に変換する際には、その変換系の精度を確保する
ために折シ返し歪防止用フィルタを用いて入口されるア
ナログ信号の帯域制限が必要となる。
例えば４ｋＨｚのアナログ信号をデジタル信号に変換す
るときには、サンプリング定理により、サンプリング周
期は１２５ Ｐｅｃ （サンプリング周波数８ ｋＨｚ
に相当）が最小周期となる。すなわち、折り返し歪をさ
けるためには、入力されるアナログ信号に対して帯域制
限することが必要である。
るときには、サンプリング定理により、サンプリング周
期は１２５ Ｐｅｃ （サンプリング周波数８ ｋＨｚ
に相当）が最小周期となる。すなわち、折り返し歪をさ
けるためには、入力されるアナログ信号に対して帯域制
限することが必要である。
この目的のため、半導体装置として用いられてきた技術
は、多結晶シリコンまたは拡散抵抗を抵抗体として用い
、絶縁体を銹電体として用いた容量によシ、半導体基板
上にＣＢ、フィルタを構成するのが通常であった。
は、多結晶シリコンまたは拡散抵抗を抵抗体として用い
、絶縁体を銹電体として用いた容量によシ、半導体基板
上にＣＢ、フィルタを構成するのが通常であった。
Ｃｒｔ時定数を大きくし、フィルタの動作周波数を低周
波領域まで拡げるためには、抵抗体の抵抗値Ｒを大きく
するが、容量Ｃを大きくするしかないことは明らかでイ
りる。
波領域まで拡げるためには、抵抗体の抵抗値Ｒを大きく
するが、容量Ｃを大きくするしかないことは明らかでイ
りる。
従来、この目的のためには抵抗体の面積を大〈とり抵抗
値を大きくするが、容量面積を大きくする等が考えられ
、半導体面積を大きくとることが必要であった。これを
さけるためには、多結晶シリコンに拡散する不純物量を
少なくした抵抗体が考えられるが、このような抵抗体の
シート抵抗は非常に大きな値となり、この変動を制御す
るのは容易ではない。単位容量値を大きくすることは容
量訪電体の膜厚を薄くすれは可能であるが製造時の誤差
を考えればおのずから大きくすることに限界があった。
値を大きくするが、容量面積を大きくする等が考えられ
、半導体面積を大きくとることが必要であった。これを
さけるためには、多結晶シリコンに拡散する不純物量を
少なくした抵抗体が考えられるが、このような抵抗体の
シート抵抗は非常に大きな値となり、この変動を制御す
るのは容易ではない。単位容量値を大きくすることは容
量訪電体の膜厚を薄くすれは可能であるが製造時の誤差
を考えればおのずから大きくすることに限界があった。
また、ＣＭＯ８等で使用されるＰウェル、Ｎウニ等の領
域を用した抵抗体も考えられるか、これらの抵抗体は電
圧対抵抗値の係ｌが大きいこと、また接合容量が大きい
ため、周波数特性か劣化する欠点を鳴していた。
域を用した抵抗体も考えられるか、これらの抵抗体は電
圧対抵抗値の係ｌが大きいこと、また接合容量が大きい
ため、周波数特性か劣化する欠点を鳴していた。
本発明はかかる欠点のない、半導体面積を最小となし、
比精度の優れた抵抗体を治する半導体装置を提供するも
のである。
比精度の優れた抵抗体を治する半導体装置を提供するも
のである。
本発明の特徴は、シリコン基板−ヒに形成された絶縁膜
上の第１多結晶シリコンにより構成された第［抵抗体群
と、前記第１の多結晶シリコンと絶縁膜を介して形成さ
れた第２の多結晶シリコンによシ構成された第２抵抗体
群を有し、前記第１および第２抵抗体群の相互接続が第
１多結晶抵抗体群と第２多結晶抵抗体群とが交差する部
分において第１多結晶抵抗体群の表面絶縁膜の開口部で
行なわれている半導体装置にある。
上の第１多結晶シリコンにより構成された第［抵抗体群
と、前記第１の多結晶シリコンと絶縁膜を介して形成さ
れた第２の多結晶シリコンによシ構成された第２抵抗体
群を有し、前記第１および第２抵抗体群の相互接続が第
１多結晶抵抗体群と第２多結晶抵抗体群とが交差する部
分において第１多結晶抵抗体群の表面絶縁膜の開口部で
行なわれている半導体装置にある。
以下実施例を用いて本発明の詳細な説明する。
本発明は第１抵抗体層とするべき第１多結晶シリコンと
、第２抵抗体層とするべき第２多結晶シリコンを組合せ
ることにより半導体装置の面積を大副に減少すると伴に
、抵抗体の相互接続部を、第１多結晶シリコンと第２多
結晶シリコン１…で行うことにより、抵抗体のほぼ全面
に渡って半導体装置の金属配線領域として使用できるこ
とを特徴とするものであシ、実施例の説明図を第１図（
ａ）およびΦ）に示す。
、第２抵抗体層とするべき第２多結晶シリコンを組合せ
ることにより半導体装置の面積を大副に減少すると伴に
、抵抗体の相互接続部を、第１多結晶シリコンと第２多
結晶シリコン１…で行うことにより、抵抗体のほぼ全面
に渡って半導体装置の金属配線領域として使用できるこ
とを特徴とするものであシ、実施例の説明図を第１図（
ａ）およびΦ）に示す。
第１し１（ａ）はｉＦ−発明の実施例の平面説明図、第
１図Φ）ね、第１図（ａ）におけるＸ−Ｘ隻ｉ面の断面
図をそれぞれ示す。
１図Φ）ね、第１図（ａ）におけるＸ−Ｘ隻ｉ面の断面
図をそれぞれ示す。
第１図の構造は以下のように一般的に構成される。シリ
コン基板７の上に熱酸化等により酸化膜６を形成する。
コン基板７の上に熱酸化等により酸化膜６を形成する。
次に、第１多結晶シリコンを前記酸化膜６」二に形成し
、写貞触刻技術等を用いてパターン化し、不純物拡散と
酸化を行う。この第１多結晶シリコン上の酸化膜を写真
触刻技術を用いて取シさる。酸化膜除去部５を形成後、
第２多結晶シリコンを全面に形成し、写真触刻技術を用
いてパターン化し、不純物拡散と酸化を行う。
、写貞触刻技術等を用いてパターン化し、不純物拡散と
酸化を行う。この第１多結晶シリコン上の酸化膜を写真
触刻技術を用いて取シさる。酸化膜除去部５を形成後、
第２多結晶シリコンを全面に形成し、写真触刻技術を用
いてパターン化し、不純物拡散と酸化を行う。
この後コンタクト工程でコンタクト２を開口し、金属配
線を形成したのが第１図である。
線を形成したのが第１図である。
なお説明においてはＭＯＳ ）ランジスタ部分等につ
いては省略しであるが、この第１多結晶シリコンおよび
第２多結晶シリコンの工程は容易に既存のプロセスに適
合するものである。
いては省略しであるが、この第１多結晶シリコンおよび
第２多結晶シリコンの工程は容易に既存のプロセスに適
合するものである。
第１図の如き構成とすることにより、従来、多結晶シリ
コンを写真触刻技術等を用いて形成する際に多結晶シリ
コンのひげ等による短絡を防止するための間隔が必要な
くなる。
コンを写真触刻技術等を用いて形成する際に多結晶シリ
コンのひげ等による短絡を防止するための間隔が必要な
くなる。
このため、半導体装置の面積を太きくとる必要がなくな
る。さらに、第１多結晶シリコンと第２多結晶シリコン
間の相互接続は酸化膜除去部５で行なわれるため、前記
抵抗体の上部を配線領域として使用できるので、更に有
効である。
る。さらに、第１多結晶シリコンと第２多結晶シリコン
間の相互接続は酸化膜除去部５で行なわれるため、前記
抵抗体の上部を配線領域として使用できるので、更に有
効である。
なお本発明の実施例では第１多結晶シリコン抵抗体から
取り出し導体１で取り出しているが、これに限るもので
はなく、第１多結晶シリコン抵抗体数と第２多結晶シリ
コン抵抗体数は等しいか、どちらか１本多い構成となる
ものでも良い。特に抵抗値間の比精度が要求される回路
においては第１および第２多結晶シリコン抵抗体本数を
等しくし、単位抵抗を複数本用いる構成で実現できる。
取り出し導体１で取り出しているが、これに限るもので
はなく、第１多結晶シリコン抵抗体数と第２多結晶シリ
コン抵抗体数は等しいか、どちらか１本多い構成となる
ものでも良い。特に抵抗値間の比精度が要求される回路
においては第１および第２多結晶シリコン抵抗体本数を
等しくし、単位抵抗を複数本用いる構成で実現できる。
また、第１多結晶シリコン抵抗体と第２多結晶シリコン
抵抗体とは平面形状が重なっていると寄生容量のために
特性が悪化するので、パターンの目合わせ余裕も見込む
と両者の間隔は０．５／Ｊ〜１μ桂度離れていることが
好ましい。
抵抗体とは平面形状が重なっていると寄生容量のために
特性が悪化するので、パターンの目合わせ余裕も見込む
と両者の間隔は０．５／Ｊ〜１μ桂度離れていることが
好ましい。
以上図面を用いて詳細に説明した如く、本発明の実施例
を用いれば、集積度の高く、比精度の優れた半導体装置
が実現でき半導体装置の応用分野の拡大に有効である。
を用いれば、集積度の高く、比精度の優れた半導体装置
が実現でき半導体装置の応用分野の拡大に有効である。
第１図（ａ）およびΦ）は本発明の実施例の平面説明図
および断面説明図をそれぞれ示す。 なお図において、１・・・・・・引出し導体、２・・・
・・・コンタクト、３・・・・・・第１多結晶シリコン
、４・・・・・・第２多結晶シリコン、訃・・・・・酸
化膜除去部、６・・・・・・酸化膜、７・・・・・・シ
リコン基板、である。 代理人 弁理士 内 原 晋・′−）゛、ノ
および断面説明図をそれぞれ示す。 なお図において、１・・・・・・引出し導体、２・・・
・・・コンタクト、３・・・・・・第１多結晶シリコン
、４・・・・・・第２多結晶シリコン、訃・・・・・酸
化膜除去部、６・・・・・・酸化膜、７・・・・・・シ
リコン基板、である。 代理人 弁理士 内 原 晋・′−）゛、ノ
Claims (1)
- シリコン基板上に形成された絶縁膜上に第１の多結晶シ
リコン抵抗体と、前記第１の抵抗体に絶縁膜を介して接
する第２の多結晶シリコン抵抗体を有し、前記第１の抵
抗体と前記第２の抵抗体の平面形状は各々互いに端部が
接しかつ互いに重なシ合わないように形成され、前記第
１および第２抵抗体の相互接続が前記第１の抵抗体と前
記第２
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12542282A JPS5916360A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12542282A JPS5916360A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916360A true JPS5916360A (ja) | 1984-01-27 |
Family
ID=14909704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12542282A Pending JPS5916360A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916360A (ja) |
-
1982
- 1982-07-19 JP JP12542282A patent/JPS5916360A/ja active Pending
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