JPS59162687A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS59162687A JPS59162687A JP58035324A JP3532483A JPS59162687A JP S59162687 A JPS59162687 A JP S59162687A JP 58035324 A JP58035324 A JP 58035324A JP 3532483 A JP3532483 A JP 3532483A JP S59162687 A JPS59162687 A JP S59162687A
- Authority
- JP
- Japan
- Prior art keywords
- node
- high level
- transistor
- potential
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデコーダ回路に関する。
近年、半導体集積回路において、微細加工技術に代表さ
れるプロセス技術の高度な発達により素子寸法は年々小
さくなシ、集積密度が高まシ、１チツプ内に収められる
素子数は今や７〜８万トランジスタになろうとしている
。この様に１チツプ内に収められる素子数が大規模にな
れば、Ｎチャンネルエンハンスメント／デプレッション
トランジスタで構成される集積回路においては、その消
費電力が膨大となシ、チップ内温度が高まり素子に悪影
響を及はす為、その消費型、出を少なくする回路的工夫
が必要となってくる。この消費電力を低減させる為に取
られる手段は回路をダイナミック構成とし、定常的に電
流が流れる通路をなくする事が一般的であシ、特に内蔵
されるリード・オンリー・メモリー（以下ＲＯＭと称す
る）やランダム・アクセス働メモリー（以下ＲＡＭと称
する）のデコーダ回路をダイナミック構成とする事は、
ＲＯＭ、ＲＡＭがチップ内に占める割合が大きいならば
、非常に有効である。
れるプロセス技術の高度な発達により素子寸法は年々小
さくなシ、集積密度が高まシ、１チツプ内に収められる
素子数は今や７〜８万トランジスタになろうとしている
。この様に１チツプ内に収められる素子数が大規模にな
れば、Ｎチャンネルエンハンスメント／デプレッション
トランジスタで構成される集積回路においては、その消
費電力が膨大となシ、チップ内温度が高まり素子に悪影
響を及はす為、その消費型、出を少なくする回路的工夫
が必要となってくる。この消費電力を低減させる為に取
られる手段は回路をダイナミック構成とし、定常的に電
流が流れる通路をなくする事が一般的であシ、特に内蔵
されるリード・オンリー・メモリー（以下ＲＯＭと称す
る）やランダム・アクセス働メモリー（以下ＲＡＭと称
する）のデコーダ回路をダイナミック構成とする事は、
ＲＯＭ、ＲＡＭがチップ内に占める割合が大きいならば
、非常に有効である。
この様なダイナミック構成のデコーダ回路の一部の一例
を第１図に示し、この回路の各部の信号波形を第２図に
示して説明する。
を第１図に示し、この回路の各部の信号波形を第２図に
示して説明する。
第１図において、電源Ｖｃｃはプラス電源、トランジス
タはＮチャンネルトランジスタを考えると、トランジス
タＭ１はドレインを電源に接続しソースを節点Ａに接続
して、クロック信号φ′、をゲート入力とし、φ′１が
高レベル（この場合、電源Ｖｃｃ と同電位）の期間中
に節点ＡをＶｃｃ−ＶＴの電位にプリチャージする。（
ＶＴはトランジスタの閾値電圧である）。この時、少な
くともφ′１がハイレベルの期間中はトランジスタＭ５
〜Ｍｎ＋ｓに電流が流れない様に、そのゲート入力であ
るアドレス信号ＡＯ〜Ａｎは全てＶＴ以下の低レベルに
なっている。トランジスタＭ２は、ドレイン又はソース
を前記節点Ａに接続し、ソース又はドレインを節点Ｂに
接続して、前記クロック信号φ′１とは少なくとも直レ
ベルが重複しないクロック信号φ２をゲート入力とし、
φ２が高レベルの期間中Ｔ２に前記アドレス信号は活性
化し、本来の信号レベルとなり、ＡＯ〜Ａｎのいずれか
一つのアドレス信号が高レベルになると、節点Ａは、プ
リチャージ電位Ｖｃｃ−ＶＴ から、接地霜付つまり低
レベルとなり、前記トランジスタＭ２はφ２が高レベル
にあるから導通状態にあり、節点Ｂも低レベルとなる。
タはＮチャンネルトランジスタを考えると、トランジス
タＭ１はドレインを電源に接続しソースを節点Ａに接続
して、クロック信号φ′、をゲート入力とし、φ′１が
高レベル（この場合、電源Ｖｃｃ と同電位）の期間中
に節点ＡをＶｃｃ−ＶＴの電位にプリチャージする。（
ＶＴはトランジスタの閾値電圧である）。この時、少な
くともφ′１がハイレベルの期間中はトランジスタＭ５
〜Ｍｎ＋ｓに電流が流れない様に、そのゲート入力であ
るアドレス信号ＡＯ〜Ａｎは全てＶＴ以下の低レベルに
なっている。トランジスタＭ２は、ドレイン又はソース
を前記節点Ａに接続し、ソース又はドレインを節点Ｂに
接続して、前記クロック信号φ′１とは少なくとも直レ
ベルが重複しないクロック信号φ２をゲート入力とし、
φ２が高レベルの期間中Ｔ２に前記アドレス信号は活性
化し、本来の信号レベルとなり、ＡＯ〜Ａｎのいずれか
一つのアドレス信号が高レベルになると、節点Ａは、プ
リチャージ電位Ｖｃｃ−ＶＴ から、接地霜付つまり低
レベルとなり、前記トランジスタＭ２はφ２が高レベル
にあるから導通状態にあり、節点Ｂも低レベルとなる。
又、活性化したアドレス信号が全て低レベルとなる場合
は、Ｍ４〜Ｍｎ＋４のいずれのトランジスタも非導通に
なり、節点Ａに蓄えられた電荷は失なわれないが、φ２
が高レベルで導通状態となシ節点Ｂが期間Ｔ２の前の期
間′１゛１に低レベルであった時、節点Ｂとの間に電荷
平衡を引き起し、節点Ｂを高レベルとする。トランジス
タＭ３は節点Ｂをゲート入力とし、ドレイン又はソース
を前記クロック信号φ２とは少なくとも高レベルが重複
しないクロック信号φ１に接続され、もう−万のソース
又はドレインはこのデコーダ回路の出力として、ＲＯＭ
又はＲＡＭのセルのゲーＬ入出となる。期間Ｔ２の間に
節点Ｂが脛レベルとなシ、トランジスタＭ３のＶＴを越
えているならばＭ３け導通し、そのゲート下の反転層と
節点Ｂとの容Ｉ結合によシクロツク信号φ１が低レベル
から高レベルへ変化する時、節点Ｂは押し上げられ、よ
シ高レベルとなる。この時、φ２は低レベルドナってお
りトランジスタＭ２は非導通状態となっている為、節点
Ｂの容量はトランジスタＭ２のゲートとソースとの間の
容量、拡散層としての基板との間の接合容量を考えれば
よく、前記２つの容量とトランジスタＭ３のゲート容量
との比で節点Ｂの押し上る割合は決まる。逆に期間Ｔ２
の間に節点Ｂが低レベルとなったならば、次の期間１゛
１に入り、トランジスタＭ２が非導通となった時、ト／
ｌ ランジスタＭ３のゲート入力節点ＢはＶＴ以下の低レベ
ルである為ゲート下には反転層は存在せずクロック信号
φ１が低レベルから高レベルへと変化してもその時φ１
と結合して節点Ｂを押し上げる容量は、ゲー トとドレ
インとの結合容量のみとなシ、ゲート下のほとんどのゲ
ート容量は基板との間の容量と見られ、押し上げる容量
とその他の容量の比は小さく、節点Ｂは押し上げられず
φ１カ高レベルとなってもトランジスタＭ３は非導通の
ままである。
は、Ｍ４〜Ｍｎ＋４のいずれのトランジスタも非導通に
なり、節点Ａに蓄えられた電荷は失なわれないが、φ２
が高レベルで導通状態となシ節点Ｂが期間Ｔ２の前の期
間′１゛１に低レベルであった時、節点Ｂとの間に電荷
平衡を引き起し、節点Ｂを高レベルとする。トランジス
タＭ３は節点Ｂをゲート入力とし、ドレイン又はソース
を前記クロック信号φ２とは少なくとも高レベルが重複
しないクロック信号φ１に接続され、もう−万のソース
又はドレインはこのデコーダ回路の出力として、ＲＯＭ
又はＲＡＭのセルのゲーＬ入出となる。期間Ｔ２の間に
節点Ｂが脛レベルとなシ、トランジスタＭ３のＶＴを越
えているならばＭ３け導通し、そのゲート下の反転層と
節点Ｂとの容Ｉ結合によシクロツク信号φ１が低レベル
から高レベルへ変化する時、節点Ｂは押し上げられ、よ
シ高レベルとなる。この時、φ２は低レベルドナってお
りトランジスタＭ２は非導通状態となっている為、節点
Ｂの容量はトランジスタＭ２のゲートとソースとの間の
容量、拡散層としての基板との間の接合容量を考えれば
よく、前記２つの容量とトランジスタＭ３のゲート容量
との比で節点Ｂの押し上る割合は決まる。逆に期間Ｔ２
の間に節点Ｂが低レベルとなったならば、次の期間１゛
１に入り、トランジスタＭ２が非導通となった時、ト／
ｌ ランジスタＭ３のゲート入力節点ＢはＶＴ以下の低レベ
ルである為ゲート下には反転層は存在せずクロック信号
φ１が低レベルから高レベルへと変化してもその時φ１
と結合して節点Ｂを押し上げる容量は、ゲー トとドレ
インとの結合容量のみとなシ、ゲート下のほとんどのゲ
ート容量は基板との間の容量と見られ、押し上げる容量
とその他の容量の比は小さく、節点Ｂは押し上げられず
φ１カ高レベルとなってもトランジスタＭ３は非導通の
ままである。
この様に、最初の期間Ｔ１で節点Ａがプリチャージされ
次の期間Ｔ２には、活性化されたアドレス信号によシ、
節点Ａ及びＢの電位が定まシ次の期間Ｔｌに先の期間Ｔ
２で定まった節点Ｂの電位に従い、節点Ｃに高レベルが
出力されるか、もしくは、高インピーダンスの状態にな
るかが決定される。この時この期間Ｔ１でも節点Ａへの
プリチャージは始まっている。従って、期間Ｔ２の間に
節点Ｂの一位が変化する為期間Ｔ１にトランジスタＭ３
が導通し節点Ｃに高レベルが出力されても次の期間Ｔ２
にトランジスタＭ３が導通してφ１によシ低レベルに戻
らない場合も出てくる為、期間Ｔ２には必ず出力節点Ｃ
が低レベルとなる様にドレインを節点Ｃに接続し、ソー
スを接地しφ２をゲート入力としたトランジスタＭ４が
必要である。
次の期間Ｔ２には、活性化されたアドレス信号によシ、
節点Ａ及びＢの電位が定まシ次の期間Ｔｌに先の期間Ｔ
２で定まった節点Ｂの電位に従い、節点Ｃに高レベルが
出力されるか、もしくは、高インピーダンスの状態にな
るかが決定される。この時この期間Ｔ１でも節点Ａへの
プリチャージは始まっている。従って、期間Ｔ２の間に
節点Ｂの一位が変化する為期間Ｔ１にトランジスタＭ３
が導通し節点Ｃに高レベルが出力されても次の期間Ｔ２
にトランジスタＭ３が導通してφ１によシ低レベルに戻
らない場合も出てくる為、期間Ｔ２には必ず出力節点Ｃ
が低レベルとなる様にドレインを節点Ｃに接続し、ソー
スを接地しφ２をゲート入力としたトランジスタＭ４が
必要である。
この回路構成では、電源とアース間での電流経路が直接
的には存在しないので、第１図の回路が多数個で形成さ
れる本来のデコーダ回路でも通常のエンハンスメント／
テプレソシミントランジスタで構成される場合と比較し
て消費電力を低減する事ができる。しかしながらこの第
１図の様な回路構成では、節点Ｂに対する電荷供給源は
期間Ｔ１にプリチャージされた節点ＡのＭ）荷であシ、
直接節点ＢにトランジスタＭ１により電荷を供給する事
はない。従って、アドレス信号Ａｏ〜Ａｎがいずれかが
高レベルとなシ、トランジスタＭ５．・Ｍｎ＋５のいず
れかが導通状態となった時には、節点Ｂとアースとの間
の電流経路が存在して、節点Ｂの電位は接地電位となシ
えるが、逆にアドレス信号Ａｏ〜Ａｎ全てが低レベルで
あシ、トランジスタＭ５．・・Ｍｎ＋５ の全てが非導
通状態にある場合には、期間Ｔ１に節点Ａにプリチャー
ジされた電荷９人が期間Ｔ１に節点Ａの電位が接地電位
になっていたとすると、節点Ｂとの間に電位平衡を行Ａ ＶＢ＝ＣＡ＋ＣＢ（ｖｃｃ−ｖＴ） となる。ここでＣＡは節点Ａの容量で、ＣＢは節点Ｂの
容量であり、トランジスタＭ３のゲート容量、場合によ
りＭ２のゲート容量も含まれる。ＣＡは拡散層の容量又
は、配線の浮遊容量であシ、ケート−容量が主であるＣ
Ｂと比するとＣＡ≦ＣＢが通常であり、従って節点Ｂ９
電位ＶＢはプリチャージレベルＶｃｃ−Ｖ、Ｔに比べて
約半分以下に電位になってしまうと考えられる。この様
に低い電位ではトランジスタＭ３は導通状態にあると言
っても電流をＩＤｏｃ （ＶＴＩ−ＶＴ ） ２ と
考えると、電流は小さく出力である節点Ｃが扁レベルに
なる時間も長くかかシ、スピードが遅くなってしまう。
的には存在しないので、第１図の回路が多数個で形成さ
れる本来のデコーダ回路でも通常のエンハンスメント／
テプレソシミントランジスタで構成される場合と比較し
て消費電力を低減する事ができる。しかしながらこの第
１図の様な回路構成では、節点Ｂに対する電荷供給源は
期間Ｔ１にプリチャージされた節点ＡのＭ）荷であシ、
直接節点ＢにトランジスタＭ１により電荷を供給する事
はない。従って、アドレス信号Ａｏ〜Ａｎがいずれかが
高レベルとなシ、トランジスタＭ５．・Ｍｎ＋５のいず
れかが導通状態となった時には、節点Ｂとアースとの間
の電流経路が存在して、節点Ｂの電位は接地電位となシ
えるが、逆にアドレス信号Ａｏ〜Ａｎ全てが低レベルで
あシ、トランジスタＭ５．・・Ｍｎ＋５ の全てが非導
通状態にある場合には、期間Ｔ１に節点Ａにプリチャー
ジされた電荷９人が期間Ｔ１に節点Ａの電位が接地電位
になっていたとすると、節点Ｂとの間に電位平衡を行Ａ ＶＢ＝ＣＡ＋ＣＢ（ｖｃｃ−ｖＴ） となる。ここでＣＡは節点Ａの容量で、ＣＢは節点Ｂの
容量であり、トランジスタＭ３のゲート容量、場合によ
りＭ２のゲート容量も含まれる。ＣＡは拡散層の容量又
は、配線の浮遊容量であシ、ケート−容量が主であるＣ
Ｂと比するとＣＡ≦ＣＢが通常であり、従って節点Ｂ９
電位ＶＢはプリチャージレベルＶｃｃ−Ｖ、Ｔに比べて
約半分以下に電位になってしまうと考えられる。この様
に低い電位ではトランジスタＭ３は導通状態にあると言
っても電流をＩＤｏｃ （ＶＴＩ−ＶＴ ） ２ と
考えると、電流は小さく出力である節点Ｃが扁レベルに
なる時間も長くかかシ、スピードが遅くなってしまう。
第１図に示した従来回路においては以上述べた様な欠点
を有していた。
を有していた。
本発明では、このような事情に鑑みてなされたもので前
記の欠点のない高速低消＊電力のデコーダ回路を提供す
る事を目的とする。
記の欠点のない高速低消＊電力のデコーダ回路を提供す
る事を目的とする。
本発明によれば、デコーダ回路をプリチャージする為の
第１の信号をゲート入力とし、ドレイン電源に、ソース
を第１の節点に接続した第１のトランジスタと前記第１
の節点にドレインを接続し、ソースを接地しゲート人力
にアドレス信号を接続した複数個の第２のトランジスタ
と前記第１の信号とは高レベルの期間が重複しない第２
の信号をゲート入力とし、第２の節点にドレイン又はソ
ースを接続した第３のトランジスタと、前記第２の節点
をゲート入力とし、ソース又はドレインを前記第２の信
号とは高レベルの期間が重複しない第３の信号を接続し
、ドレイン又はソースを出力である第４の節点に接続し
た第４のトランジスタとを具備したデコーダ回路におい
て、前記第２の信号をソース及びドレインに接続し、前
記第２の節点をゲート入力とした第５のトランジスタを
具備した事を特徴とするデコーダ回路が得られる。
第１の信号をゲート入力とし、ドレイン電源に、ソース
を第１の節点に接続した第１のトランジスタと前記第１
の節点にドレインを接続し、ソースを接地しゲート人力
にアドレス信号を接続した複数個の第２のトランジスタ
と前記第１の信号とは高レベルの期間が重複しない第２
の信号をゲート入力とし、第２の節点にドレイン又はソ
ースを接続した第３のトランジスタと、前記第２の節点
をゲート入力とし、ソース又はドレインを前記第２の信
号とは高レベルの期間が重複しない第３の信号を接続し
、ドレイン又はソースを出力である第４の節点に接続し
た第４のトランジスタとを具備したデコーダ回路におい
て、前記第２の信号をソース及びドレインに接続し、前
記第２の節点をゲート入力とした第５のトランジスタを
具備した事を特徴とするデコーダ回路が得られる。
本発明は、電荷平衡によシ、低くなってしまう節点電位
をクロック信号により押し上げ、デコーダ出力トランジ
スタのゲート電位をよシ高める回路を含んでいるので、
デコーダ出力トランジスタのｇｒを高め、高速で高レベ
ルを出力できるという効果がある。
をクロック信号により押し上げ、デコーダ出力トランジ
スタのゲート電位をよシ高める回路を含んでいるので、
デコーダ出力トランジスタのｇｒを高め、高速で高レベ
ルを出力できるという効果がある。
次に本発明を実施例に従い、図面を用いて詳細に説明す
る。
る。
第３図は、本発明の一実施例を示す回路図であり、第４
図は、第３図に示した回路の各部の信号波形を示しであ
る。トランジスタＭＡＩ、ＭＡ２゜・ＭＡｎ＋５はそれ
ぞれ従来例の第１図におけるトランジスタＭｌ 、 Ｍ
、２ 、 Ｍｎ ＋ ｓに相当し、それぞれのトラン
ジスタの働きにもほとんど差異はなく、文節点り、Ｅ、
Ｆは節点Ａ、Ｂ、Ｃに相当する。
図は、第３図に示した回路の各部の信号波形を示しであ
る。トランジスタＭＡＩ、ＭＡ２゜・ＭＡｎ＋５はそれ
ぞれ従来例の第１図におけるトランジスタＭｌ 、 Ｍ
、２ 、 Ｍｎ ＋ ｓに相当し、それぞれのトラン
ジスタの働きにもほとんど差異はなく、文節点り、Ｅ、
Ｆは節点Ａ、Ｂ、Ｃに相当する。
本発明では、節点りは、期間Ｔ１にトランジスタＭＡＩ
よｐＶｃｃ＝’ＶＴの電位にプリチャージされるが、こ
の時クロック信号φ２は、低レベルにあシ、クロック信
号φ２にソース、ドレインを接続し、ゲートを節点りに
接続されたエンハンスメントトランジスタＭＡＯはケー
ト下に反転層ができゲート容量ＣＡＯにはＣＡＯ（ＶＣ
Ｃ−ＶＴ ） の電荷が蓄えられる０節点りの他の容
量をＣＤとすると、ＣＤ（ＶＣＣ−ＶＴ）の電荷が、他
に蓄えられている。次の期間Ｔ２では、クロック信号φ
′１．φ１共に低レベルとなり、ＭＡＩはオフして節点
りへのプリチャージは終了し、又クロック信号φ２が高
レベルとなシ、トランジスタＭＡ２はオンする。この時
もし、節点Ｅが先の期間Ｉｔ ｌ中に低レベルであった
ならば、ＭＡ２がオンした事によシ節点りとの間にチャ
ージシェアが起るが、同時に、容量トランジスタＭＡＯ
のソース及びドレインにはクロック信号φ２が接続され
ている為、その容量カップリングによって、節点りは押
し上けられる。トランジスタＭＡＯのディメンジョンを
適当な値にしておく事によって、節点りは、節点りと節
点Ｅとの間にチャージ・シェアを起してもＶｃｃ−ＶＴ
以上の高レベル値を保つ事ができ、且つ節点ＥもＶＣＣ
−ＶＴ の冒レベル値とする事ができ、従来例と比し
て、節点Ｅの高レベルの電位をよシ亮くして、トランジ
スタＭＡ３の、９ｍを高め、節点Ｆにクロック信号φ１
が高レベルとなった時に高レベルを出力するスピードを
速める事ができる。
よｐＶｃｃ＝’ＶＴの電位にプリチャージされるが、こ
の時クロック信号φ２は、低レベルにあシ、クロック信
号φ２にソース、ドレインを接続し、ゲートを節点りに
接続されたエンハンスメントトランジスタＭＡＯはケー
ト下に反転層ができゲート容量ＣＡＯにはＣＡＯ（ＶＣ
Ｃ−ＶＴ ） の電荷が蓄えられる０節点りの他の容
量をＣＤとすると、ＣＤ（ＶＣＣ−ＶＴ）の電荷が、他
に蓄えられている。次の期間Ｔ２では、クロック信号φ
′１．φ１共に低レベルとなり、ＭＡＩはオフして節点
りへのプリチャージは終了し、又クロック信号φ２が高
レベルとなシ、トランジスタＭＡ２はオンする。この時
もし、節点Ｅが先の期間Ｉｔ ｌ中に低レベルであった
ならば、ＭＡ２がオンした事によシ節点りとの間にチャ
ージシェアが起るが、同時に、容量トランジスタＭＡＯ
のソース及びドレインにはクロック信号φ２が接続され
ている為、その容量カップリングによって、節点りは押
し上けられる。トランジスタＭＡＯのディメンジョンを
適当な値にしておく事によって、節点りは、節点りと節
点Ｅとの間にチャージ・シェアを起してもＶｃｃ−ＶＴ
以上の高レベル値を保つ事ができ、且つ節点ＥもＶＣＣ
−ＶＴ の冒レベル値とする事ができ、従来例と比し
て、節点Ｅの高レベルの電位をよシ亮くして、トランジ
スタＭＡ３の、９ｍを高め、節点Ｆにクロック信号φ１
が高レベルとなった時に高レベルを出力するスピードを
速める事ができる。
この様に本発明によれば、低消費電力にして高速なＲＯ
ＭあるいはＲＡＭ等に使用して有効なデコーダ回路を得
ることが出来る。
ＭあるいはＲＡＭ等に使用して有効なデコーダ回路を得
ることが出来る。
Ｍｌ 〜１Ｍｎ＋６ 、ＭＡＯ〜ＭＡｎ＋５は、エンハ
ンスメント型ＭＯ８ＦＥＴである。
ンスメント型ＭＯ８ＦＥＴである。
第２図
８４区
Claims (1)
- デコーダ回路をプリチャージする為のＭｌの信号をゲー
ト入力とし、電源と第１の節点との間に接稗した第１の
トランジスタと、前記第１の節点と接地との間に接続し
、ゲートにアドレス信号を接続した複数個の第２のトラ
ンジスタと、前記第１の節点と第２の節点との間に接続
し、前記第１の信号とは高レベルの期間が重複しない第
２の信号をゲート入力とした第３のトランジスタと、前
記第２の節点をゲート入力としソース又はドレインを前
記第２の信号とは高レベルの期間が重複しない第３の信
号を接続し、ドレイン又はソースを第４の節点に接続し
た第４のトランジスタとを具備したデコーダ回路におい
て、前記ａ２の信号をソース及びドレインに接続し、前
記第２の節点をゲート入力とした第５のトランジスタを
具備したことを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035324A JPS59162687A (ja) | 1983-03-04 | 1983-03-04 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035324A JPS59162687A (ja) | 1983-03-04 | 1983-03-04 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59162687A true JPS59162687A (ja) | 1984-09-13 |
| JPH031755B2 JPH031755B2 (ja) | 1991-01-11 |
Family
ID=12438631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035324A Granted JPS59162687A (ja) | 1983-03-04 | 1983-03-04 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59162687A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5130470A (ja) * | 1974-09-09 | 1976-03-15 | Nippon Electric Co |
-
1983
- 1983-03-04 JP JP58035324A patent/JPS59162687A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5130470A (ja) * | 1974-09-09 | 1976-03-15 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031755B2 (ja) | 1991-01-11 |
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