JPS59151249A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS59151249A JPS59151249A JP58025333A JP2533383A JPS59151249A JP S59151249 A JPS59151249 A JP S59151249A JP 58025333 A JP58025333 A JP 58025333A JP 2533383 A JP2533383 A JP 2533383A JP S59151249 A JPS59151249 A JP S59151249A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processing
- data
- actual
- patch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
４ この発明は、コンビコータ・システムのデバ
ッグ装置に関し、特に、プログラムバグによるパ・ンチ
処狸を確実に行なえるようにしたものに関Ｊる。
ッグ装置に関し、特に、プログラムバグによるパ・ンチ
処狸を確実に行なえるようにしたものに関Ｊる。
（発明の前日）
周知のように、プログラムデパックはバグを検出する段
階とそれを修正する段階（パ・ンチ処理）とに分かれる
。このパッチ処理【ま、デバッグ装置のキーボードを操
作して、実機メモリのあるエリアの命令ウテ゛−夕を杏
換える操作である。
階とそれを修正する段階（パ・ンチ処理）とに分かれる
。このパッチ処理【ま、デバッグ装置のキーボードを操
作して、実機メモリのあるエリアの命令ウテ゛−夕を杏
換える操作である。
従来のデバッグ装置ては、上ｊホしたパッチ処理に関し
て、次のようへ操作ミスを犯し易かった。
て、次のようへ操作ミスを犯し易かった。
コンビコータ・システムの開発時には、デバッグの対象
Ｃある開発途中のブ［］グラムが種々の形態で記録、保
存されている。パッチ処理を行なう際には、そのプログ
ラムはＲＡＭ （リード、′ライ１ヘメｔす）に格納さ
れて実機に装着されてぃな（プれはならない。にわかか
わらず、プログラムを格納した］≧０Ｎ４（リード専用
メモリ）を実機に装着した状態で、パッチ処理を行なう
という誤りかしばしば発生している。この場合、デバッ
グＨｔｌＢのキーボードを操作して実機メモリの書換え
を行なっても、実機メモリがＲＯＭであることから全く
その内容は変らイｒい。
Ｃある開発途中のブ［］グラムが種々の形態で記録、保
存されている。パッチ処理を行なう際には、そのプログ
ラムはＲＡＭ （リード、′ライ１ヘメｔす）に格納さ
れて実機に装着されてぃな（プれはならない。にわかか
わらず、プログラムを格納した］≧０Ｎ４（リード専用
メモリ）を実機に装着した状態で、パッチ処理を行なう
という誤りかしばしば発生している。この場合、デバッ
グＨｔｌＢのキーボードを操作して実機メモリの書換え
を行なっても、実機メモリがＲＯＭであることから全く
その内容は変らイｒい。
同様なミスは実機メモリとしてＲＡＭを装着している場
合でも、メモリプロチク１へをかけたままパッチ処理を
行なったときにも生じる。つまり、バグを検出づるため
にプログラムを実行させるとぎ、実機メモリのプログラ
ムエリアや固定データエリアを保護するために、オペレ
ータはそのメモリ丁リアの書換えを禁止するプロテクト
回路を働か１！る。イして、そのメモリブ［二１ ＝り
１〜回路を働かせたままで、バッグ処理を行なうという
ミスがデを生する。
合でも、メモリプロチク１へをかけたままパッチ処理を
行なったときにも生じる。つまり、バグを検出づるため
にプログラムを実行させるとぎ、実機メモリのプログラ
ムエリアや固定データエリアを保護するために、オペレ
ータはそのメモリ丁リアの書換えを禁止するプロテクト
回路を働か１！る。イして、そのメモリブ［二１ ＝り
１〜回路を働かせたままで、バッグ処理を行なうという
ミスがデを生する。
従来のデバッグ装置では、オペレータはｌ−）ホしたミ
スに気付かずにパッチ処理を進め、処理後のチェックで
′全くパッチできＣいないことを発見し、ここで初めて
ミスに気付いて再びパッチ処理をやりなおりことがあっ
た。
スに気付かずにパッチ処理を進め、処理後のチェックで
′全くパッチできＣいないことを発見し、ここで初めて
ミスに気付いて再びパッチ処理をやりなおりことがあっ
た。
（発明の目的）
この発明の目的【、大、ト述したようにパラチリ狸に伴
なうミスを犯している場合、直くにそのことに気付き、
無ルムな操作を続けるといったことが起こらないように
した、操作性の良いデバッグ装置を提供りることにある
。
なうミスを犯している場合、直くにそのことに気付き、
無ルムな操作を続けるといったことが起こらないように
した、操作性の良いデバッグ装置を提供りることにある
。
（発明の構成と効果）
Ｌ記の目的を達成するために、この発明は、実態メモリ
の占換え処理を行なったとき、その直後に実機メモリか
ら声換え処理の対象アドレスのデータを読出して表示す
る手段を有覆ることを特徴とする。
の占換え処理を行なったとき、その直後に実機メモリか
ら声換え処理の対象アドレスのデータを読出して表示す
る手段を有覆ることを特徴とする。
このデバッグ装置によれば、実機メモリとしてＲＯＭを
装着していたり、実態メモリにＲＡＭを使用していても
プロテクト回路を働かせている状態でパッチ処理を行な
った場合、占換えるべく入力した串令ヤ）データが実は
メモリに書込まれていないことが直ぐにわかり、最初の
段階でミスに気イ」いて無駄な処理を続（）ることがな
くなる。
装着していたり、実態メモリにＲＡＭを使用していても
プロテクト回路を働かせている状態でパッチ処理を行な
った場合、占換えるべく入力した串令ヤ）データが実は
メモリに書込まれていないことが直ぐにわかり、最初の
段階でミスに気イ」いて無駄な処理を続（）ることがな
くなる。
（実施例の説明）
第１図はこの発明の一実施例を示す。この図は、７ハツ
グ対象である実１１Ａどこの発明によるデパック装置Ｂ
を結合した状態で示している。ただし、実機ＣＰ Ｕ
１のリード端子あるいはシステムバス（アドレスバス△
Ｂ１．データバスＤＢＩコン１へロールバスＣＢ １
） ｈ臼ろアドレス信号、データバス信号、］ン１〜ロ
ール信号を取出し、プログラムデバッグを行なうデバッ
グ装置としての基本構成については、これが良く知られ
ていることから、詳細に図示してはいない。
グ対象である実１１Ａどこの発明によるデパック装置Ｂ
を結合した状態で示している。ただし、実機ＣＰ Ｕ
１のリード端子あるいはシステムバス（アドレスバス△
Ｂ１．データバスＤＢＩコン１へロールバスＣＢ １
） ｈ臼ろアドレス信号、データバス信号、］ン１〜ロ
ール信号を取出し、プログラムデバッグを行なうデバッ
グ装置としての基本構成については、これが良く知られ
ていることから、詳細に図示してはいない。
ｊバッグ装置行Ｂは、実ＩＩ ＣＰ ＬＪ １のシスデ
ｌえバスと結合するインターフ［イス回路３と、全体的
イＥ ｉｌｉり御おＪ、ひア゛−タ処理を行なうＣＰ
ＬＪ ／Ｉど、ＣＰ Ｌ、ｌ ４によって使われるメＥ
す５と、オペレータが操作してＣＰ ＩＪ ４に各種の
入力をりえるキーボード６と、キーボード６とＣＰ Ｌ
Ｊ ４を結７５′Ｘギー人力１ン１〜［］−ル小回路と
、デバッグｆｆｉ Ｉ！ｌ！に伴なうアトレスウラータ
等が表示される表示器８ど、表示器８どＣＰ ＬＪ ／
ｌを結ふ表示］ン［・１］−小回路９とを備える。この
デバッグ装置Ｂにより、実機ＣＰ Ｕ １ ｌ： Ｙ実
機メモリ２のプログラムを実１１さμ（Ｉ：からハゲを
検出し、また実機ＣＰ ＬＪ ＠停＋ｌさ１！た状態で
実機メモリの内容を川換えてパッチ処理を行４ｆう。
ｌえバスと結合するインターフ［イス回路３と、全体的
イＥ ｉｌｉり御おＪ、ひア゛−タ処理を行なうＣＰ
ＬＪ ／Ｉど、ＣＰ Ｌ、ｌ ４によって使われるメＥ
す５と、オペレータが操作してＣＰ ＩＪ ４に各種の
入力をりえるキーボード６と、キーボード６とＣＰ Ｌ
Ｊ ４を結７５′Ｘギー人力１ン１〜［］−ル小回路と
、デバッグｆｆｉ Ｉ！ｌ！に伴なうアトレスウラータ
等が表示される表示器８ど、表示器８どＣＰ ＬＪ ／
ｌを結ふ表示］ン［・１］−小回路９とを備える。この
デバッグ装置Ｂにより、実機ＣＰ Ｕ １ ｌ： Ｙ実
機メモリ２のプログラムを実１１さμ（Ｉ：からハゲを
検出し、また実機ＣＰ ＬＪ ＠停＋ｌさ１！た状態で
実機メモリの内容を川換えてパッチ処理を行４ｆう。
この発明のデバッグ装置Ｂは、実ＩＩ ＣＰ Ｕ １を
１１ン１ｔ−さ−ｕ）こイ人（ｇて実Ｕぐメモり２Ｃご
ノックＣスし、−に一ボ−ド６で指定されたアドレスの
データをキーボード６で指定されたデータ（こＪ（換え
る処理を行くｆったどき、この処理に付随して、この処
理の直１ねに、実機メモリ２の出換え勾象どイＴっだア
ドレスのデータを続出し、イれを表示器８に表示づる処
理手段をイボしている。これて・オペレータは、入力し
たデータが正しく実機メモリ２に由込まれＩζかどうか
を、表示器８の表示て゛簡単に確認Ｊることができる。
１１ン１ｔ−さ−ｕ）こイ人（ｇて実Ｕぐメモり２Ｃご
ノックＣスし、−に一ボ−ド６で指定されたアドレスの
データをキーボード６で指定されたデータ（こＪ（換え
る処理を行くｆったどき、この処理に付随して、この処
理の直１ねに、実機メモリ２の出換え勾象どイＴっだア
ドレスのデータを続出し、イれを表示器８に表示づる処
理手段をイボしている。これて・オペレータは、入力し
たデータが正しく実機メモリ２に由込まれＩζかどうか
を、表示器８の表示て゛簡単に確認Ｊることができる。
第２図はバッグ処理Ｉご伴＜ｆｆｉうデバッグ装置［３
の制御手順を示ｔｏｃｐｕ４は、キーボード６の５ＴＣ
）Ｐ、’５ｒｒＰキーがオンにイｒっだのを検出りると
（スーｊツブ１０１）、実機ＣＰ Ｕ １を停止さｉ！
６（ステップ１ｏ２）。次にオペレータは、ギーホ−１
・６Ｃパツチア１にレス（内容を書換えるべき７１−レ
ス）を置数しくステップ１ｏ３）、続い（１−・ＩＦ
−Ｌ’ ６のＭ ［Ｒキルを押下する（ステツーｙ １
０ ／１＞ 、これを受ｃ〕てＣＰ Ｕ ４は、実機メ
モリ２に）ｌクレスして指定されたパッチアドレスのノ
ークを一読取り、ぞれを表示器８に表示づる（ステップ
１０５）つ次にオペレータは、先のパッチアドレスに棗
込むべきデータ（パッチデータ）をキーボード６で置数
しくステップ１０６） 、続いて夷−ボード６のＭ１τ
Ｗキーを押下する（ステラ７１ （）７ ＞。これを受
ｔ−ＪてＣＰ ＩＪ ４は、実機メモリ２にアクセスし
、指定されたパッチアドレスに指定されたバッヂデータ
を再込み（ステップ１０８）、続いて実機メモリ２の上
記パッチアドレスの′Ｉ゛−り（直前に出込んだデータ
）を読出しくステップ１０９）、読み出しｌζデータを
表示器８（ご人庁＼する（ステップ１１０）。
の制御手順を示ｔｏｃｐｕ４は、キーボード６の５ＴＣ
）Ｐ、’５ｒｒＰキーがオンにイｒっだのを検出りると
（スーｊツブ１０１）、実機ＣＰ Ｕ １を停止さｉ！
６（ステップ１ｏ２）。次にオペレータは、ギーホ−１
・６Ｃパツチア１にレス（内容を書換えるべき７１−レ
ス）を置数しくステップ１ｏ３）、続い（１−・ＩＦ
−Ｌ’ ６のＭ ［Ｒキルを押下する（ステツーｙ １
０ ／１＞ 、これを受ｃ〕てＣＰ Ｕ ４は、実機メ
モリ２に）ｌクレスして指定されたパッチアドレスのノ
ークを一読取り、ぞれを表示器８に表示づる（ステップ
１０５）つ次にオペレータは、先のパッチアドレスに棗
込むべきデータ（パッチデータ）をキーボード６で置数
しくステップ１０６） 、続いて夷−ボード６のＭ１τ
Ｗキーを押下する（ステラ７１ （）７ ＞。これを受
ｔ−ＪてＣＰ ＩＪ ４は、実機メモリ２にアクセスし
、指定されたパッチアドレスに指定されたバッヂデータ
を再込み（ステップ１０８）、続いて実機メモリ２の上
記パッチアドレスの′Ｉ゛−り（直前に出込んだデータ
）を読出しくステップ１０９）、読み出しｌζデータを
表示器８（ご人庁＼する（ステップ１１０）。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明のデバッグ装嵌によるパッチ処理に伴イｒう
制９１１内容を示すノ［］−チト−１〜である。 Δ・・・・・・実機 １・・・・・実機ＣＰＵ ２・・・・・・実（幾メモリ Ｂ・・・・・・−ｆバッグ装置 ３・・・・・・インタ−７丁イス回路 ４・・・・・・ＣＰＬ） ０・・・・・・キーボード ８・・・・・・表示器 第２図
はこの発明のデバッグ装嵌によるパッチ処理に伴イｒう
制９１１内容を示すノ［］−チト−１〜である。 Δ・・・・・・実機 １・・・・・実機ＣＰＵ ２・・・・・・実（幾メモリ Ｂ・・・・・・−ｆバッグ装置 ３・・・・・・インタ−７丁イス回路 ４・・・・・・ＣＰＬ） ０・・・・・・キーボード ８・・・・・・表示器 第２図
Claims (1)
- （１）大ｔｆｆ ＣＰ Ｕのリード端子あるいはシステ
１８バスから？ドレス信月、データバス信号、−］ント
口−ル信弓を取出してプログラムデバッグを行なう装置
で、実機メモリの書換え処・理を行な−）だとき、その
直後に実機メモリから書換え処理の対象アドレスのデー
タを読出して表示する手段を有することを特徴とするデ
バッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025333A JPS59151249A (ja) | 1983-02-17 | 1983-02-17 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025333A JPS59151249A (ja) | 1983-02-17 | 1983-02-17 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151249A true JPS59151249A (ja) | 1984-08-29 |
Family
ID=12162998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025333A Pending JPS59151249A (ja) | 1983-02-17 | 1983-02-17 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151249A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51121229A (en) * | 1975-04-17 | 1976-10-23 | Toshiba Corp | A console for a micro-computer |
-
1983
- 1983-02-17 JP JP58025333A patent/JPS59151249A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51121229A (en) * | 1975-04-17 | 1976-10-23 | Toshiba Corp | A console for a micro-computer |
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