JPS59146090A - X-y dot matric display - Google Patents
X-y dot matric displayInfo
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- JPS59146090A JPS59146090A JP1948683A JP1948683A JPS59146090A JP S59146090 A JPS59146090 A JP S59146090A JP 1948683 A JP1948683 A JP 1948683A JP 1948683 A JP1948683 A JP 1948683A JP S59146090 A JPS59146090 A JP S59146090A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
発明の分野
この発明はX−Yドットマ1−リクス表示装置に関し、
特に表示画面が大きい複数分割並朝駆!!It型のX−
Yドツトマトリクス表示装置に関Jる。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to an X-Y dot matrix display device.
Especially the multi-split parallel morning drive with a large display screen! ! It-type X-
Concerning Y dot matrix display device.
発明の背景
X−Yマトリクスのダイナミック駆1PJJで線順次走
査方式というものがある。これは、第1図のX゛−Y電
極(X−Yマトリクス画面)1において、X電極を上か
ら順に、ずなわちXIからX 、へと順に時分割で自動
的に走査していき、各X電極が選択された時点で、各X
電極ごとに、そのX電極上のY電極データ、すなわちオ
ンまたはオンデータをY電IfiY、ないしYMに一度
に加えることにより表示を1行ごとに行ない画面を形成
づる方式第2図は11図のX電極およびY電極に与えら
れる信号のタイミング図である。第1図および第2図を
参照して、第1図の動作を簡単に説明づる。BACKGROUND OF THE INVENTION There is a line-sequential scanning method in X-Y matrix dynamic drive 1PJJ. This is done by automatically scanning the X electrodes in the X-Y electrode (X-Y matrix screen) 1 in FIG. 1 from the top, that is, from XI to Once each X electrode is selected, each
For each electrode, the Y electrode data on the X electrode, that is, the ON or ON data, is added to the Y electrode IfiY or YM at once to display the screen line by line. FIG. 3 is a timing diagram of signals applied to the X electrode and the Y electrode. The operation shown in FIG. 1 will be briefly explained with reference to FIGS. 1 and 2.
X電極の走査信号は、1/Nデコー−ティのパルスSを
シフトレジスタ2レニ入れ、クロックパルスCP1でシ
フトすることで得られる。そして、うッヂ回路3がクロ
ックパルスCP2のタイミングでシフトレジスタ2の内
容を小刻みに読出し、X電極に与える。The scanning signal of the X electrode is obtained by inputting the pulse S of the 1/N decorty into a shift register 2 and shifting it with the clock pulse CP1. Then, the wedge circuit 3 reads out the contents of the shift register 2 little by little at the timing of the clock pulse CP2, and applies it to the X electrode.
XN極各ライン上の表示データ、すなわちY電極データ
は、シフトレジスタ4に入力されたシリアル入力データ
DIをタロツクパルスCP2でシフトし、ラッチ回路5
においてクロックパルスCP1でラッチすることで、Y
電極Y1ないしYMに一度に加えることができる。The display data on each line of the XN poles, that is, the Y electrode data, is obtained by shifting the serial input data DI input to the shift register 4 using the tarlock pulse CP2, and then outputting the data to the latch circuit 5.
By latching with clock pulse CP1 at Y
It can be added to electrodes Y1 to YM all at once.
ところで、これら各信号の周波数rcp+、fOP 2
+ ’SとX電極を走査する繰返し周波数tFLMとの
間には、
frt、M=r
−t c p + /N (N:X電極数)=f
CP 27M−N (M : Y電極数)の関係が成
り立っている。ここで、繰返し周波数fFLnは、人の
目にフリッカ現象の生じない程度の3512以上が必要
とされる。今仮に、表示画面の大きさが、
N=64.M−480
の大きな表示画面とすると、
[「L門≧35
にするためには、(1)式より
r CP 2 ;i:、 1 、07MH2となってし
まう。ところが、IMf−(z以上になると、一般にX
YマトリクスドライバしsIくたとえば、LCDドツト
マトリクスのドライバの場合、LH5006,HD44
100など)(1)4tA’lAをi−バーしてしまう
。By the way, the frequencies of these signals rcp+, fOP 2
+ 'S and the repetition frequency tFLM for scanning the X electrodes is frt, M=r −t c p + /N (N: number of X electrodes)=f
The relationship CP27M-N (M: number of Y electrodes) holds true. Here, the repetition frequency fFLn is required to be 3512 or more, which does not cause flickering to the human eye. Now, suppose the size of the display screen is N=64. Assuming the large display screen of M-480, [In order to make L gate ≥ 35, r CP 2 ; Then, generally
For example, in the case of an LCD dot matrix driver, LH5006, HD44
100, etc.) (1) 4tA'lA is i-bar.
そこで、このような大画面の場合、表示画面を分割した
、たとえば2画面の並列表示として駆動することにより
周波数を下げることは、周知のところである。Therefore, in the case of such a large screen, it is well known that the frequency can be lowered by dividing the display screen, for example, driving two screens in parallel.
第3図は、上述のように表示画面を分割して、2画面の
並列表示として駆動する場合の、X−Yマトリクス画面
1′に与えられる信号の流れを示すブロック図である。FIG. 3 is a block diagram showing the flow of signals applied to the XY matrix screen 1' when the display screen is divided as described above and driven as two screens in parallel.
また、第4図は、第3図のブロック図の信号のタイミン
グ図である。第3図においても、上述の第1図と同様に
、X−Yマトリクス画面1′のX電極の走査信@は、1
/NデユーテイのパルスSをシフトレジスタ2に入れ、
クロックパルスCP 1でシフトすることによって得ら
れる。一方、X電極各うイン上の表示データ、ずなわら
Y電liデータは、画面上半分を表示するシリアル人力
γ−夕Dllおよび画面F半分を表示するシリアル入力
データ012とに分かれており、各シリアル入力データ
D11.DI2は、それぞれシフl−レジスタ6.8に
おいて、クロックパルスCP2で転送され、ラッチ回路
7,9でクロックパルスCP1によってラッチされる。Further, FIG. 4 is a timing diagram of signals in the block diagram of FIG. 3. In FIG. 3, as in FIG. 1 described above, the scanning signal @ of the X electrode of the X-Y matrix screen 1' is 1
/N duty pulse S is put into shift register 2,
Obtained by shifting with clock pulse CP1. On the other hand, the display data on each of the X electrodes and the Zunawara Y electric data are divided into serial input data 012, which displays the upper half of the screen, and serial input data 012, which displays the F half of the screen. Each serial input data D11. DI2 is transferred in each shift register 6.8 with a clock pulse CP2 and latched in the latch circuits 7, 9 with a clock pulse CP1.
そして、それぞれY?’ff極に一度に加えられる。And each Y? 'ff is added to the pole all at once.
それゆえ、このようにたとえば2分割画面にした場合、
シリアル入力データがDIIとDI2の2つ必要となる
。これは言い換えれば、入力データDIIおよびDI2
を供給するための外部回路が、別々に必要となるという
ことである。つまり、第5図に示すように、上下の半画
面ごとに対応するメモリからのたとえば8ビツトデータ
を、別々にそれぞれのデータバスを介して、パラレル/
シリアル変換しなければならないという欠点があつたの
である。Therefore, if you create a two-split screen like this,
Two pieces of serial input data, DII and DI2, are required. In other words, input data DII and DI2
This means that a separate external circuit is required to supply this. In other words, as shown in FIG.
The drawback was that it required serial conversion.
発明の目的
それゆえに、この発明の目的は、表示画面が大きい複数
分割並列駆動型のX−Yドツトマトリクス表示装置にお
いて、回路の単純化および小型化を可能にした装置を提
供することである。OBJECTS OF THE INVENTION Therefore, an object of the present invention is to provide a multi-divided parallel drive type X-Y dot matrix display device with a large display screen, which allows the circuit to be simplified and miniaturized.
発明の要約
この発明は、簡単に言えば、X−Y電極マトリクスを線
順次に駆動するドラ1ヘマトリクス表示装置であって、
表示画面を複数画面に分割して表示するものにおいて、
それぞれの画面の表示のためのデータ信号を別々のデー
タバスではなく共通のデータバス上に載せることにより
、データバスおよびパラレル/シリアル変換器の共通化
による回路の単純化を可能にしたX−Yドツトマトリク
ス表示装置である。Summary of the Invention Simply put, the present invention is a driver matrix display device that drives an X-Y electrode matrix line-sequentially, comprising:
In devices that divide the display screen into multiple screens,
By placing the data signals for each screen display on a common data bus instead of separate data buses, the X-Y circuit can be simplified by using a common data bus and parallel/serial converter. This is a dot matrix display device.
この発明の上述の目的と特徴は、以下の図面を参照して
行なう一実施例の説明から一層明らかとなろう。The above objects and features of the present invention will become clearer from the description of one embodiment with reference to the following drawings.
実施例の説明
第6図(ま、この発明の一実施例のブロック図であり、
この実施例の特徴部がよく表わされている。Embodiment FIG. 6 (This is a block diagram of an embodiment of the present invention.
The features of this embodiment are well illustrated.
すなわら、表示すべき画面データが記憶された画面−ア
ータメ七りとパラレル7・′シリアルコンバータ18と
が共通のデータバス17で接続されてし入る。That is, a screen in which screen data to be displayed is stored and a parallel 7/' serial converter 18 are connected by a common data bus 17.
そしC1画面データメモリ16のデータはデータバスコ
ア上に−・フルチブレクスされ、パラレル/シリアル−
」ンバータ18でパラレル7・′シリアル変換されたi
M、f−ンルチブレクナ19に送られる。デマルチプレ
クサ19では、シリアル変換データが、上半画面のデー
タD I ’1と下側面のデータl) I 2とに9阿
される。The data in the C1 screen data memory 16 is then multiplexed onto the data bus core, and parallel/serial
i converted from parallel to serial by converter 18
Sent to M, f-nrutibrekna 19. In the demultiplexer 19, the serial conversion data is divided into data DI'1 for the upper half screen and data l) I2 for the lower side.
この分離された各データD11およびDI2+よ、第3
図に示す−J二うに、それぞれジノl−レジスタ6およ
びシフトレジスタ9へと送られる。その後の動作は、第
3図において説明したと同様になさgる。These separated data D11 and DI2+, the third
The signals shown in the figure are sent to the register 6 and the shift register 9, respectively. The subsequent operation is similar to that described in FIG.
この実施例のように、画面データメモリ16h)らまず
共通のj゛−タバス17によってデータを取出し、パラ
レル、/′シリアルlコンバータ1B−Cノくラレル/
′シリアル変挽することにより、たとえIJε3ビット
データバスおよびパラレル/シリアルコンバータが共通
化でき、回路の簡略化が図れる。。As in this embodiment, the data is first taken out from the screen data memory 16h) by the common bus 17, and the data is transferred to parallel//'serial l converters 1B-C.
'By serial conversion, the IJε 3-bit data bus and parallel/serial converter can be shared, and the circuit can be simplified. .
次に、第7図に従来の装置のより具体的な回r8を示し
、第8図にはこの発明の一実施例の具体的な回路であっ
て、第7図に対応したものを示−す。Next, FIG. 7 shows a more specific circuit r8 of the conventional device, and FIG. 8 shows a specific circuit of an embodiment of the present invention, which corresponds to FIG. vinegar.
さらに、第9図には、第7図の従来装置の信号のタイミ
ング図を示し、第10図には第8図σ)こσ)発明の一
実施例の装置の信号のタイミング図を庁(す。Further, FIG. 9 shows a timing diagram of signals of the conventional device shown in FIG. 7, and FIG. 10 shows a timing chart of signals of the device of the embodiment of the invention shown in FIG. vinegar.
第8図および第10図を参照して、この一実施例の装U
の動作について、J:り具体的に説明する。With reference to FIGS. 8 and 10, the equipment U of this embodiment
The operation of J: will be explained in detail.
画面データメモリ16(第6図)から共通のう゛−タバ
ス17(第6図)上にマルチブレクスさ4tたデータD
Ba〜7はパラレル、/シリアル」ンノ\−タ18でシ
リアルデータに変換される。す゛なわら、マルチプレク
スされた8ピッ1〜信号D B 11%? fJノ〈ラ
レル/シリアル」ンバータ18で、信号aO=Zによっ
てビット選択されることにより、シリアルデータに変換
される。このシリアルデータに変換された信Bが、Z′
〔ある。変換されだイ9@)tよ、イれ−ぐれDフリツ
フ゛フ日ツフ゛22およびDノリツブ−ノ1]ツブ23
のD端子に怖えられる。これらDノリツブ’ 7 r−
1ツブ22および23の他方入力端子には、]−記シリ
アル変換デ〜りの切換わるのと同に周期のりL1ツクパ
ルスC(〕2が与えられている。4t data D is multiplexed from the screen data memory 16 (FIG. 6) onto the common data bus 17 (FIG. 6).
Ba to 7 are converted into serial data by a parallel/serial converter 18. So, the multiplexed 8 pin 1 ~ signal D B 11%? In the fJ parallel/serial converter 18, bits are selected by the signal aO=Z, and the data is converted into serial data. This signal B converted to serial data is Z'
〔be. Be converted.
I'm scared of the D terminal. These D Noritsubu' 7 r-
The other input terminals of the 1-tubes 22 and 23 are supplied with a L1 pulse C(]2 having a period equal to the switching of the serial conversion data.
11なわら、クロックパルスCP 2はインバータ25
を介してD2ノリツブノロツブ22の他方入力端子に与
えられ、り[1ツクパルスC[〕2は直接ノリツブフロ
ップ233の他方入力端子は−与えられている。それゆ
え、りI〕JンクパルスC1〕2の立下がりと立上がり
とで、信号Zを1〕フリツプフロツプ22.231こよ
りラッチすると、それぞれ信号D11′および[〕I2
が14られる。さら(二、この信号1) l i ’
を1)−ノリツブフ[二1ツブ24のD端子tこちえ
、クロックパルスCP2のX:l下がり℃ラッチさせる
と、イに号D11が得られる。よって、画面データメし
り(第6図)から出力されたデータは、ぞれぞ11,1
−半ii!ii面および下半画面のY電極に与えるシリ
アルデータに分離−4ることができる。11, the clock pulse CP 2 is the inverter 25
is applied directly to the other input terminal of the D2 control flop 22, and the other input terminal of the control flop 233 is directly applied. Therefore, when the signal Z is latched from the flip-flop 22.231 at the falling and rising edges of the [I]J link pulse C1]2, the signals D11' and []I2
14 will be given. Sara (2, this signal 1) l i'
1) - Noritsubufu [21 When the D terminal of the knob 24 is crossed and the clock pulse CP2 is latched at X:l, the number D11 is obtained. Therefore, the data output from the screen data meter (Figure 6) is 11 and 1, respectively.
-half ii! The data can be separated into serial data to be applied to the Y electrodes on the ii side and the lower half screen.
なお、上記各実施例の説明におい−Cは、画面の分割は
」二十2分割としたが、これに限られることなく、たと
えば3分割、4分割やそれ以」−の分割を行ない、並列
駆動を覆る場合であっても、この発明を適用することが
できる。t fJ、わら、多分割並列駆動をする場合に
おいても、データバスおよびパラレル/シリアルコンバ
ータの共通化が可能である。In addition, in the description of each of the above embodiments, in C, the screen is divided into 22 parts, but the screen is not limited to this, but may be divided into 3 parts, 4 parts, or more. The present invention can be applied even when the drive is covered. Even in the case of multi-division parallel drive, it is possible to share the data bus and parallel/serial converter.
発明の効果
以上のように、この発明によれば、複数分割並列駆動型
X−Yドッlヘマ1ヘリクス表示表示転置いて、それぞ
れの画面表示のためのデータ信号を画面データメモリか
ら共通のバスで取出し、共通のパラレル7/シリアル変
換器によって信号変換をづるようにしたため、データバ
スおよびパラレル/シリアル変換器の共用化が図れ、回
路の単純化および簡易化が図れる。また、この回路を1
ヂツゾに集積して納める場合、チップパッケージの端子
数を少なくできるという効果も有する。Effects of the Invention As described above, according to the present invention, the data signals for each screen display are transferred from the screen data memory to a common bus by transposing the multiple-divided parallel drive type X-Y dot helix display display. Since the data bus and the parallel/serial converter can be used in common, the circuit can be simplified and simplified. Also, this circuit is 1
When integrated and housed in a chip, it also has the effect of reducing the number of terminals in the chip package.
第1図はこの発明の背切どなるX −、Yドラl−マト
リクス表示装置の表示部ブ[」ツク図である。
第2図は第1図に示Jブロック図の信号のタイミング図
である。
第3図は2分割並列駆動方式のX −YドッIヘマトリ
クス表示装置の表示部ブロック図である。
第4図は第3図に示すブロック図の信号のタイミング図
であるっ
第5図は従来装置のブロック図であり、第3図に示が表
示部に信号りt”tえる回路ブロック図である。
第6図はこの発明の一実施例の信号変換回路のブロック
図である。
第7図は第5図に示すブ[1ツク図の具体的な回路ブロ
ック図である。
第8図は第6図に示すこの発明の一実施例のブロック図
のより具体的な回路ブロック図である。
第9図は第7図に示す回路の信号のタイミング図である
。
第10図は第8図に示す回路ブロック図の信号のタイミ
ング口である。
図において、1はX−Yマトリクス画面、2゜4はジッ
ト1ノジスタ、3.5はラッチ回路、1(3は画面デー
タメモリ、17はデータバス、18fよパーンレル/′
シリアルコンバータ、19はデマルブブ1ノクサ、22
,23.24はDノリップノ[1ツブを示す。FIG. 1 is a block diagram of a display section of an X-, Y-driver, L-matrix display device according to the present invention. FIG. 2 is a timing diagram of the signals in the J block diagram shown in FIG. 1. FIG. 3 is a block diagram of a display section of an X-Y dot I hematrix display device using a two-division parallel drive system. FIG. 4 is a timing diagram of the signals in the block diagram shown in FIG. 3. FIG. 5 is a block diagram of a conventional device. 6 is a block diagram of a signal conversion circuit according to an embodiment of the present invention. FIG. 7 is a concrete circuit block diagram of the block diagram shown in FIG. 5. 9 is a more specific circuit block diagram of the block diagram of one embodiment of the present invention shown in FIG. 6. FIG. 9 is a timing chart of signals of the circuit shown in FIG. 7. FIG. These are the timing ports for the signals in the circuit block diagram shown in the figure. In the figure, 1 is the X-Y matrix screen, 2°4 is the jit 1 register, 3.5 is the latch circuit, 1 (3 is the screen data memory, and 17 is the data Bus, 18th floor, Purnrel/'
Serial converter, 19 is Demarbubu 1 Noxa, 22
, 23.24 indicates D Noripno [1 tube].
Claims (1)
トリクス表示装置であって、表示画面を複数画面に分割
して表示するものにおいて、表示すべき画面データを記
憶する画面デルタメモリと、 前記メモリの画面データをパラレル/シリアル変換づる
lζめの変換器とを備え、 前記画面データメ′Lりと前記変換器との間は単一のバ
スで接続されでおり、 さらに、前記変換器によって変換されたシリアルデータ
を前記複数画面に分割表示できるように、該データを前
記複数個に分離するデマルチプレクサを備えたことを特
徴とする。、X−Yドツトマトリクス表示装置。[Claims] In a driver 1-axis display device that drives X-Y electrodes 71 helices line-sequentially and that divides the display screen into a plurality of screens, the screen data to be displayed is stored. It comprises a screen delta memory and a second converter for parallel/serial conversion of the screen data in the memory, the screen data memory and the converter are connected by a single bus, and , further comprising a demultiplexer that separates the serial data into the plurality of pieces so that the serial data converted by the converter can be divided and displayed on the plurality of screens. , X-Y dot matrix display device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1948683A JPS59146090A (en) | 1983-02-07 | 1983-02-07 | X-y dot matric display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1948683A JPS59146090A (en) | 1983-02-07 | 1983-02-07 | X-y dot matric display |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59146090A true JPS59146090A (en) | 1984-08-21 |
JPH0532757B2 JPH0532757B2 (en) | 1993-05-17 |
Family
ID=12000680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1948683A Granted JPS59146090A (en) | 1983-02-07 | 1983-02-07 | X-y dot matric display |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59146090A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS60230697A (en) * | 1984-04-28 | 1985-11-16 | ソニー株式会社 | Driving circuit for matrix display body |
JPS62209487A (en) * | 1986-03-10 | 1987-09-14 | 富士通株式会社 | Control circuit for matrix display unit |
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-
1983
- 1983-02-07 JP JP1948683A patent/JPS59146090A/en active Granted
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Also Published As
Publication number | Publication date |
---|---|
JPH0532757B2 (en) | 1993-05-17 |
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