JPS59144958A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59144958A JPS59144958A JP58018130A JP1813083A JPS59144958A JP S59144958 A JPS59144958 A JP S59144958A JP 58018130 A JP58018130 A JP 58018130A JP 1813083 A JP1813083 A JP 1813083A JP S59144958 A JPS59144958 A JP S59144958A
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- JP
- Japan
- Prior art keywords
- address
- execution
- program
- key
- data processing
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はキー人力手段、記憶手段等を具備したデータ処
理装置において、キーの操作で該データ処理装置をデバ
ッグ装置として利用できるデータ処理装置に関するもの
である。
理装置において、キーの操作で該データ処理装置をデバ
ッグ装置として利用できるデータ処理装置に関するもの
である。
従来技術
オペレータがプログラム制御方式によるデータ処理装置
を操作中、何らかの理由で起動中のプログラムのデバッ
グを試みる場合がある。従来のデータ処理装置がデバッ
グ機能を有していることは稀であり、一般には該データ
処理装置とデバッグ装置とは分離している。従ってデバ
ッグ時における装置の接続、デバッグ装置の複雑な使用
法等に絡む問題にオペレータが煩わしさを感じるなどの
負担が大きかった。
を操作中、何らかの理由で起動中のプログラムのデバッ
グを試みる場合がある。従来のデータ処理装置がデバッ
グ機能を有していることは稀であり、一般には該データ
処理装置とデバッグ装置とは分離している。従ってデバ
ッグ時における装置の接続、デバッグ装置の複雑な使用
法等に絡む問題にオペレータが煩わしさを感じるなどの
負担が大きかった。
目的
本発明の目的はこのような負担を軽減し、プログラムの
デバッグをより容易かつ効率よく行うためにデータ処理
装置のキー人力手段番こデ／へラグモードキー等いくつ
かの特殊キーを設けること番こよりこれらの特殊キーの
簡単な操作でデ／り・ングを可能とするデータ処理装置
を提案すること（こある。
デバッグをより容易かつ効率よく行うためにデータ処理
装置のキー人力手段番こデ／へラグモードキー等いくつ
かの特殊キーを設けること番こよりこれらの特殊キーの
簡単な操作でデ／り・ングを可能とするデータ処理装置
を提案すること（こある。
実施例
このような目的をもつ本発明の一実施例の基本的な概念
は、キーボード上のデ／くラグモードキーを操作し、シ
ステムをデバッグモードに切換え、プログラムエリア内
のエラー発生アドレス（以下エラーアドレスと記す）を
想定し、スタートアドレス（以下ＳＡと記す）≦エラー
アドレス≦エンドアドレス（以下ＥＡと記す）なるＳＡ
、ＥＡの２つのアドレス及びＳＡから（ＥＡ＋１）アド
レスまでのルーチンの予定実行回数を該キーボード上の
特殊キーを操作し設定する。次にプログラムを実行し、
その結果が設定値であるかどうかを判別する。設定値以
外の実行回数であれば信号を発“ し、該データ処
理装置のＣＰＵに知らせる。更にＳＡを起点としＥＡを
終点としたプログラム実行処理時間を、実行アドレスが
ＥＡに達した時に信号を発し、前記ＣＰＵに知らせるよ
うに構成する。
は、キーボード上のデ／くラグモードキーを操作し、シ
ステムをデバッグモードに切換え、プログラムエリア内
のエラー発生アドレス（以下エラーアドレスと記す）を
想定し、スタートアドレス（以下ＳＡと記す）≦エラー
アドレス≦エンドアドレス（以下ＥＡと記す）なるＳＡ
、ＥＡの２つのアドレス及びＳＡから（ＥＡ＋１）アド
レスまでのルーチンの予定実行回数を該キーボード上の
特殊キーを操作し設定する。次にプログラムを実行し、
その結果が設定値であるかどうかを判別する。設定値以
外の実行回数であれば信号を発“ し、該データ処
理装置のＣＰＵに知らせる。更にＳＡを起点としＥＡを
終点としたプログラム実行処理時間を、実行アドレスが
ＥＡに達した時に信号を発し、前記ＣＰＵに知らせるよ
うに構成する。
＄１図においてｌはデータ処理を行うところのＣＰＵ、
２はキーボード、２−１〜２−５はデバッグモード時に
使用する特殊キーであり、２−１はデバッグモードに切
換えるためのデバッグモードキー、２−２はＳＡ設定用
キー、２−３はＥＡ設定用キー、２−４はＳＡから（Ｅ
Ａ＋１）アドレスまでのルーチン実行回数設定用キー、
２−５ハＳ Ａから（ＥＡ＋１）アドレスまでの実行処
理時間測定のだめのキーである。３はデータ表示装置、
４は記憶装置である。５は設定されたＳＡに対し、実行
アドレスがＳＡに一致した時信号を発する比較回路、６
は設定されたＥＡに対し実行アドレスがＥＡと一致した
時信号を発する比較回路である。７は実行アドレスがＳ
Ａを起点とし、ＥＡに達した時１回カウントし、カウン
ト値を出力信号とするカウンタ回路、８は実行アドレス
が（ＥＡ＋１）アドレスになった時カウンタ回路７の出
力と設定されたＳＡから（ＥＡ＋１’）アドレスまでの
ルーチン実行回数が一致していなけれは信号を発する比
較回路である。９はＳＡを起点としＥＡに達するまでの
実行サイクル数をカウントし、カウント値を出力信号と
するカウンタ回路であり、１０はサイクルカウント値を
保持しておくためのラッチ回路である。ＦＦＩ〜ＦＦ４
はＪＫフリップフロップ、Ｇｌ、Ｇ２はゲートである。
２はキーボード、２−１〜２−５はデバッグモード時に
使用する特殊キーであり、２−１はデバッグモードに切
換えるためのデバッグモードキー、２−２はＳＡ設定用
キー、２−３はＥＡ設定用キー、２−４はＳＡから（Ｅ
Ａ＋１）アドレスまでのルーチン実行回数設定用キー、
２−５ハＳ Ａから（ＥＡ＋１）アドレスまでの実行処
理時間測定のだめのキーである。３はデータ表示装置、
４は記憶装置である。５は設定されたＳＡに対し、実行
アドレスがＳＡに一致した時信号を発する比較回路、６
は設定されたＥＡに対し実行アドレスがＥＡと一致した
時信号を発する比較回路である。７は実行アドレスがＳ
Ａを起点とし、ＥＡに達した時１回カウントし、カウン
ト値を出力信号とするカウンタ回路、８は実行アドレス
が（ＥＡ＋１）アドレスになった時カウンタ回路７の出
力と設定されたＳＡから（ＥＡ＋１’）アドレスまでの
ルーチン実行回数が一致していなけれは信号を発する比
較回路である。９はＳＡを起点としＥＡに達するまでの
実行サイクル数をカウントし、カウント値を出力信号と
するカウンタ回路であり、１０はサイクルカウント値を
保持しておくためのラッチ回路である。ＦＦＩ〜ＦＦ４
はＪＫフリップフロップ、Ｇｌ、Ｇ２はゲートである。
１１はアドレスバスライン、Ｉ２はデータバスライン、
１３はクロックパルス信号ライン、１４はＣＰＵに割り
込みを発生する割り込み要求ラインである。１５はフリ
ップフロップＦＦ２ 、ＦＦ４に対するＣＰＵからのク
リアライン、１６は比較回路５の出力信号ライン、１７
は比較回路６の出力信号ライン、１８はカウンタ回路７
の出力信号ライン、１９はカウンタ回路８の出力信号ラ
イン、１１０は比較回路８の出力信号ラインである。
１３はクロックパルス信号ライン、１４はＣＰＵに割り
込みを発生する割り込み要求ラインである。１５はフリ
ップフロップＦＦ２ 、ＦＦ４に対するＣＰＵからのク
リアライン、１６は比較回路５の出力信号ライン、１７
は比較回路６の出力信号ライン、１８はカウンタ回路７
の出力信号ライン、１９はカウンタ回路８の出力信号ラ
イン、１１０は比較回路８の出力信号ラインである。
今、キーボード２のデバッグモードキー２−１によって
デバッグモードに切換える。エラーアドレスを想定し、
ＳＡ≦エラーアドレス≦ＥＡとなるようにＳＡ設定用キ
ー２−２．ＥＡ設定用キー２−３を用いＳＡ 、ＥＡを
入力する。このときＳＡから（ＥＡ＋１）アドレスまで
のＪレーチン実才１回数もキー２−４を使って入力する
。これによりデータバスライン１２を通して比較回路５
，６にそれぞれＳＡ、ＥＡがセットされ、比較回路８に
はルーチン実行回数値がセットされる。そこてＳＡ 、
ＥＡを含むプログラムを実行させる。設定されたルーチ
ン実行回数と異なる場合ＣＰＵＩに割り込み要求ライン
１４を通して割り込み信号が送られ、ＣＰＵＩはデータ
表示装置３へ異常のあったことを表示しオペレータに知
らせる。以後はＳＡ＝エラーアドレス＝ＥＡとなるまで
ＳＡ及びＥＡを設定し直して以」−述べた操作を繰り返
しエラー発生アドレスを検出する。同様にして、ＳＡ
、ＥＡを設定し、キー２−５を使ってＳＡからＥＡまで
の実行処理時間をエラー発生アドレスの有無に拘らず測
定することが可能である。
デバッグモードに切換える。エラーアドレスを想定し、
ＳＡ≦エラーアドレス≦ＥＡとなるようにＳＡ設定用キ
ー２−２．ＥＡ設定用キー２−３を用いＳＡ 、ＥＡを
入力する。このときＳＡから（ＥＡ＋１）アドレスまで
のＪレーチン実才１回数もキー２−４を使って入力する
。これによりデータバスライン１２を通して比較回路５
，６にそれぞれＳＡ、ＥＡがセットされ、比較回路８に
はルーチン実行回数値がセットされる。そこてＳＡ 、
ＥＡを含むプログラムを実行させる。設定されたルーチ
ン実行回数と異なる場合ＣＰＵＩに割り込み要求ライン
１４を通して割り込み信号が送られ、ＣＰＵＩはデータ
表示装置３へ異常のあったことを表示しオペレータに知
らせる。以後はＳＡ＝エラーアドレス＝ＥＡとなるまで
ＳＡ及びＥＡを設定し直して以」−述べた操作を繰り返
しエラー発生アドレスを検出する。同様にして、ＳＡ
、ＥＡを設定し、キー２−５を使ってＳＡからＥＡまで
の実行処理時間をエラー発生アドレスの有無に拘らず測
定することが可能である。
次に第１図及び第２図に従って、実施例の動作を説明す
る。
る。
まず、スタートアドレスＳＡをデータバス１２を介して
ＳＡ比較回路５に書き込む。つついて、同じくデータバ
ス１２を介してエンドアドレスＥＡをＦＡ比較回路６に
書き込む。次にプログラムをスタートする。すると、８
１図の回路では、１述のように書き込まれたアドレスデ
ータとアドレスバス１１の内容をたえず、ＳＡ比較回路
で比較し、ライン１６に出力を出す。ＳＡ比較回路５の
一致がとれるとフリップフロップＦＦＩのＪ入力はＨＩ
Ｇ）（となり、クロック１３の立下がった後で、ＦＦＩ
のＱ出力をＨＩＧＨとする（■〕。
ＳＡ比較回路５に書き込む。つついて、同じくデータバ
ス１２を介してエンドアドレスＥＡをＦＡ比較回路６に
書き込む。次にプログラムをスタートする。すると、８
１図の回路では、１述のように書き込まれたアドレスデ
ータとアドレスバス１１の内容をたえず、ＳＡ比較回路
で比較し、ライン１６に出力を出す。ＳＡ比較回路５の
一致がとれるとフリップフロップＦＦＩのＪ入力はＨＩ
Ｇ）（となり、クロック１３の立下がった後で、ＦＦＩ
のＱ出力をＨＩＧＨとする（■〕。
ＣＰＵは記憶装置４内に格納されているプログラムのス
テップをクロックパルス信号ライン１３のクロックに同
期して読み出し、実行する。デバッグされるプログラム
の指定したスタートアドレス（Ｓ Ａ）からエンドアド
レス（Ｅ Ａ）までに読み出されるプログラムの実行サ
イクル数はＦＦＩのＱ側出力と１３Ｌのクロックパルス
数をアンドゲートＧ２を介して計数信号が入力されるカ
ウンタ回路９により計数される。カウンタ回路９のカウ
ント値は信号ライン１９を介して、ラッチ回路ｌＯにケ
えられ、後述する指定ルーチンの終りを示すフリップフ
ロップＦＦ２のＱ側出力と１３上のクロックパルスの一
致出力でもってラッチされる。
テップをクロックパルス信号ライン１３のクロックに同
期して読み出し、実行する。デバッグされるプログラム
の指定したスタートアドレス（Ｓ Ａ）からエンドアド
レス（Ｅ Ａ）までに読み出されるプログラムの実行サ
イクル数はＦＦＩのＱ側出力と１３Ｌのクロックパルス
数をアンドゲートＧ２を介して計数信号が入力されるカ
ウンタ回路９により計数される。カウンタ回路９のカウ
ント値は信号ライン１９を介して、ラッチ回路ｌＯにケ
えられ、後述する指定ルーチンの終りを示すフリップフ
ロップＦＦ２のＱ側出力と１３上のクロックパルスの一
致出力でもってラッチされる。
ここで、設定されたＥＡまで、プログラムステップが実
行されたことをＥＡ比較回路６が検出したとき、信号ラ
イン１７はＨＩＧＨとなり、クロツクパルスの立下りで
ＦＦ２の。側出カはＨＩＧＨに立上る。ヤ（■）。従っ
てＦＦＩのに偏入カはＨＩＧＨとなり、Ｉ３上のクロッ
クパルスがＬＯＷとなったとき、ＦＦＩは反転する（■
）。該反転したＦＦＩの信号とＦＦ３の。側出カはアン
トゲ−）Ｇｌを満足させ（■）、ＳＡがらＥＡまでのル
ーチン実行回数を計数するための信号をカウンタ回路７
に出力する。このように、ルーチンの実行回数はカウン
タ回路７によって計数される。
行されたことをＥＡ比較回路６が検出したとき、信号ラ
イン１７はＨＩＧＨとなり、クロツクパルスの立下りで
ＦＦ２の。側出カはＨＩＧＨに立上る。ヤ（■）。従っ
てＦＦＩのに偏入カはＨＩＧＨとなり、Ｉ３上のクロッ
クパルスがＬＯＷとなったとき、ＦＦＩは反転する（■
）。該反転したＦＦＩの信号とＦＦ３の。側出カはアン
トゲ−）Ｇｌを満足させ（■）、ＳＡがらＥＡまでのル
ーチン実行回数を計数するための信号をカウンタ回路７
に出力する。このように、ルーチンの実行回数はカウン
タ回路７によって計数される。
カウンタ回路７のカウント値は１８を介して比較回路８
に与えられ、デバッグ作業前に比較回路８にセットされ
たサブルーチンの読み出される回数と比較される。この
比較はアドレスがＥＡ＋ １のとき行われ、比較の結果
、設定値とカウンタ回路７の出力との間に不一致がある
ときは、信号線１１０にＨＩＧＨの信号が出力される。
に与えられ、デバッグ作業前に比較回路８にセットされ
たサブルーチンの読み出される回数と比較される。この
比較はアドレスがＥＡ＋ １のとき行われ、比較の結果
、設定値とカウンタ回路７の出力との間に不一致がある
ときは、信号線１１０にＨＩＧＨの信号が出力される。
すると、ＦＦ４のＱ側出力はクロックパルスに同期して
立上り、信号線１４を介して、ＣＰＵに割込みをかけ、
不一致を通知する。一方、カウンタ回路９によって計数
された計数値はラッチ回路１０にラッチされ、実行サイ
クル数はＣＰＵによって読むことができるので、計数値
から実行処理時間を計算できる。
立上り、信号線１４を介して、ＣＰＵに割込みをかけ、
不一致を通知する。一方、カウンタ回路９によって計数
された計数値はラッチ回路１０にラッチされ、実行サイ
クル数はＣＰＵによって読むことができるので、計数値
から実行処理時間を計算できる。
第３図は記憶装置４の中のプログラムとルーチンの関係
を示した図で、実行するルーチンのスタートアドレスＳ
Ａ、エンドアドレスＥＡ並びにエラーアドレスｘＸＸの
関係が示されている。
を示した図で、実行するルーチンのスタートアドレスＳ
Ａ、エンドアドレスＥＡ並びにエラーアドレスｘＸＸの
関係が示されている。
第４図は本実施例の主要動作を示すフローチャートであ
る。談ず、デバッグモードキー２−１を押すと、ステッ
プ１に制御が入ってく、る。次にステップ２で、スター
トアドレスキー２−２を用いて、スタートアドレスＳＡ
を入力すると、これをＳＡ比較回路５に設定する。
る。談ず、デバッグモードキー２−１を押すと、ステッ
プ１に制御が入ってく、る。次にステップ２で、スター
トアドレスキー２−２を用いて、スタートアドレスＳＡ
を入力すると、これをＳＡ比較回路５に設定する。
次にステップ３で、エンドアドレスキー２−３を用いて
エンドアドレスＥＡを入力すると、これをＥＡ比較回路
６に設定する。ステップ４では、ＳＡより（ＥＡ＋１）
までに起こるルーチンの予定ルーチン実行回数をキー２
−４を用いて入力す−る。これは比較回路８に設定され
る。
エンドアドレスＥＡを入力すると、これをＥＡ比較回路
６に設定する。ステップ４では、ＳＡより（ＥＡ＋１）
までに起こるルーチンの予定ルーチン実行回数をキー２
−４を用いて入力す−る。これは比較回路８に設定され
る。
次に上記ルーチンの実行時間を測定したければ、ステッ
プ５にて実行処理時間測定キーを用いて指示する。次に
ステップ６にてプログラムの実行に移る。
プ５にて実行処理時間測定キーを用いて指示する。次に
ステップ６にてプログラムの実行に移る。
比較回路８の内容は、第５図のようになる。すなわち、
ルーチンとの予定実行回数は１２を介してレジスタ８１
に貯えられ、その出力は比較回路８２に与えられる。一
方、実際のルーチンの実行回数、即ち、カウンタ回路７
の出力は、１８を介して比較回路８２に与えられる。比
較回路の出力は反転され、アンドゲート回路８３に与え
られる。従って、ルーチンの予定実行回数と実際のルー
チンの実行回数が等しくない時に、アンドゲートの一方
の入力は満足されることになる。次に、アドレスが、エ
ンドアドレスＥＡの次ＯＥＡ＋１になったとき、アンド
ゲートの他方が満足され出力１１０を出すことになる。
ルーチンとの予定実行回数は１２を介してレジスタ８１
に貯えられ、その出力は比較回路８２に与えられる。一
方、実際のルーチンの実行回数、即ち、カウンタ回路７
の出力は、１８を介して比較回路８２に与えられる。比
較回路の出力は反転され、アンドゲート回路８３に与え
られる。従って、ルーチンの予定実行回数と実際のルー
チンの実行回数が等しくない時に、アンドゲートの一方
の入力は満足されることになる。次に、アドレスが、エ
ンドアドレスＥＡの次ＯＥＡ＋１になったとき、アンド
ゲートの他方が満足され出力１１０を出すことになる。
以上の説明のようにしてアドレスＥＡ＋１のサイクルが
実行された時に、１１０が出力されていたとすると、こ
の時のクロックパルス１３により、ＦＦ４はセットされ
、割込み１４を発生する。
実行された時に、１１０が出力されていたとすると、こ
の時のクロックパルス１３により、ＦＦ４はセットされ
、割込み１４を発生する。
第６図は、とのｉ込みが生じた場合のフローチャートで
ある。割込みが生じると、ステップ１が実行され、実行
時間測定の時が否ががフラグチェツクされる。実行時間
測定でない場合はステップ２が実行され、データ表示装
置３を介して異常のあったことをオペレータに知らせ、
ステップ５にてＦＦ４をリセットし、リターンする。
ある。割込みが生じると、ステップ１が実行され、実行
時間測定の時が否ががフラグチェツクされる。実行時間
測定でない場合はステップ２が実行され、データ表示装
置３を介して異常のあったことをオペレータに知らせ、
ステップ５にてＦＦ４をリセットし、リターンする。
実行時間測定の場合はステップ１のフラグチェックの次
にステップ３に移りラッチ回路１０の値を読込み、ステ
ップ４にて実行時間を計算し、データ表示装置３へ表示
し、ステップ５でＦＦ２をリセットしリターンする。
にステップ３に移りラッチ回路１０の値を読込み、ステ
ップ４にて実行時間を計算し、データ表示装置３へ表示
し、ステップ５でＦＦ２をリセットしリターンする。
効果
本発明は以上のように構成されるため、デバッグ専用装
置以外のデータ処理装置を用いて、デバッグ作業を行う
ことができる。即ち、実行サイクル回数を基にバグがあ
る個所範囲を徐々に収束させて狭ばめ、バグ個所を特定
できる。また更に実行サイクル時間を計算することによ
り、予定時間と実際の実行時間を比較することができ、
バグの発見や、例えば制御プログラムの作成における遅
れ時間を計算によらず、試行錯誤により容易に決定でき
る。
置以外のデータ処理装置を用いて、デバッグ作業を行う
ことができる。即ち、実行サイクル回数を基にバグがあ
る個所範囲を徐々に収束させて狭ばめ、バグ個所を特定
できる。また更に実行サイクル時間を計算することによ
り、予定時間と実際の実行時間を比較することができ、
バグの発見や、例えば制御プログラムの作成における遅
れ時間を計算によらず、試行錯誤により容易に決定でき
る。
第１図は本発明の一実施例のデータ処理装置の構成を示
すブロック図、 ８２図はデバッグ時のデータ処理装面の動作を説明する
タイムチャート、 第３図は記憶装置中のプログラムルーチンの関係を示す
図、 第４図は実施例の主要動作を示すフローチャート、 第５図は比較回路の一例を示す回路図、第６図はルーチ
ンの予定実行回数と実際のルーチンの実行回数が等しく
ないときに発生する割込処理のフローチャートである。
すブロック図、 ８２図はデバッグ時のデータ処理装面の動作を説明する
タイムチャート、 第３図は記憶装置中のプログラムルーチンの関係を示す
図、 第４図は実施例の主要動作を示すフローチャート、 第５図は比較回路の一例を示す回路図、第６図はルーチ
ンの予定実行回数と実際のルーチンの実行回数が等しく
ないときに発生する割込処理のフローチャートである。
Claims (2)
- （１）キー人力手段及び記憶手段を備えたデータ処理装
置を該キー人力手段の操作によりデバッグモードに設定
し、かつ前記記憶手段上のデバッグされるプログラムの
スタートアドレス及びエンドアドレスを設定するととも
に該スタートアドレス及びエンドアドレスによって特定
されるプログラムの実行予定回数を設定し、実行される
プログラムのサイクル数と前記設定値の一致を判別する
ことによりプログラムのデ・バッグを行うことを特徴と
するデータ処理装置。 - （２）キー人力手段及び記憶手段を備えたデータ処理装
置を該キー人力手段の操作によりデバッグモードに設定
し、かつ前記記憶手段上のデバッグされるプログラムの
スタートアドレス及びエンドアドレスを設定するととも
に該スタートアドレス及びエンドアドレスによって特定
されるプログラムの実行時間を実行サイクル数から計測
することによりプログラムのデバッグを行うことを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018130A JPS59144958A (ja) | 1983-02-08 | 1983-02-08 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018130A JPS59144958A (ja) | 1983-02-08 | 1983-02-08 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144958A true JPS59144958A (ja) | 1984-08-20 |
Family
ID=11963022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58018130A Pending JPS59144958A (ja) | 1983-02-08 | 1983-02-08 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144958A (ja) |
-
1983
- 1983-02-08 JP JP58018130A patent/JPS59144958A/ja active Pending
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