JPS59143336A - Ｉｃチツプのパツケ−ジ方法 - Google Patents
Ｉｃチツプのパツケ−ジ方法Info
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- JPS59143336A JPS59143336A JP58016941A JP1694183A JPS59143336A JP S59143336 A JPS59143336 A JP S59143336A JP 58016941 A JP58016941 A JP 58016941A JP 1694183 A JP1694183 A JP 1694183A JP S59143336 A JPS59143336 A JP S59143336A
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- JP
- Japan
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- chip
- tape
- chips
- contact holes
- film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＆） 発明の技術分野
本発明はハイブリット回路基板に実装するＩＣチップの
パッケージ方法に関する。
パッケージ方法に関する。
（ｂ） 技術の背景
不発明は値数ラミネートした有機フィルムを用い、これ
１１：Ｉｃテップ搭載のキャリヤテープとこ蒸着等によ
り導体配線並びに金属フレーム等を付加し且つ金属フレ
ームの加圧手段によってセラミック基板上パッドとの圧
接及びバンプなしの半田付けを可能とするパッケージ形
成方法の提案でろる０ （ｅｌ 従来技術と問題点 従来、チップキャリヤ方式には、セラミックチップキャ
リヤ、テープキャリヤ等があるが、前者はチップ搭載の
実装基板とリード端子での熱圧着によるか又はリードレ
スの場合は半田付けして接続する、後者のテープキャリ
ヤ方式はリード端子の熱圧着かもしくは半田付けしてな
すのが一般的でおる。
１１：Ｉｃテップ搭載のキャリヤテープとこ蒸着等によ
り導体配線並びに金属フレーム等を付加し且つ金属フレ
ームの加圧手段によってセラミック基板上パッドとの圧
接及びバンプなしの半田付けを可能とするパッケージ形
成方法の提案でろる０ （ｅｌ 従来技術と問題点 従来、チップキャリヤ方式には、セラミックチップキャ
リヤ、テープキャリヤ等があるが、前者はチップ搭載の
実装基板とリード端子での熱圧着によるか又はリードレ
スの場合は半田付けして接続する、後者のテープキャリ
ヤ方式はリード端子の熱圧着かもしくは半田付けしてな
すのが一般的でおる。
しかしながら、前者セラミックチップキャリヤ方式は実
装基板に対する占有面積が大きい欠点がめる。又後者の
テープキャリヤ方式は量産規模の大きい時にＭ利であり
例えばハイブリッドＩＣ組立生殖に於ける少量多愼櫨生
産には採算性に問題がめる〇 （ｄ） 発明の目的 不発明は前記問題点に鑑みなされたもので、比収約に少
佃多桟種生産向きの然も基板実装面積の少ないチップ実
装のパッケージを具体化することにある。
装基板に対する占有面積が大きい欠点がめる。又後者の
テープキャリヤ方式は量産規模の大きい時にＭ利であり
例えばハイブリッドＩＣ組立生殖に於ける少量多愼櫨生
産には採算性に問題がめる〇 （ｄ） 発明の目的 不発明は前記問題点に鑑みなされたもので、比収約に少
佃多桟種生産向きの然も基板実装面積の少ないチップ実
装のパッケージを具体化することにある。
（ｅ） 発明の構成
前記の目的はコンタクト孔が予形成きれた可撓性有機フ
ィルムがキャリヤテープの一面にＩＣチップを搭載し、
該ＩＣチップを囲む金属フレーム内にチップ外装の保細
層が形成されてなり、同テープの他面にチップ接続用導
体膜が前記コンタクト孔を含んでパターン付けされ、前
記金属フレームの加圧により実装基板側に接続すること
により達成される。
ィルムがキャリヤテープの一面にＩＣチップを搭載し、
該ＩＣチップを囲む金属フレーム内にチップ外装の保細
層が形成されてなり、同テープの他面にチップ接続用導
体膜が前記コンタクト孔を含んでパターン付けされ、前
記金属フレームの加圧により実装基板側に接続すること
により達成される。
（ｆ） 発明の実施例
以下、本発明テープキャリヤ方式によるＩＣＣチ
ンブのパッケージ方法に記いて、第１図と第２図の実施
例図を参照しながら本発明の詳細な説明するＯ 第１図実施例はパッケージ形成プロセス説明の側萌面図
である。
例図を参照しながら本発明の詳細な説明するＯ 第１図実施例はパッケージ形成プロセス説明の側萌面図
である。
即ち、（イ）図乃至に）図は形成プロセスに沿った工程
図である。図中、１はポリイミド樹脂からなる耐熱性フ
ィルム、２は弗化エチレンポリプロピレン樹脂等の熱可
塑性フィルム、前記耐熱性フィルム１（熱硬化性フィル
ム）と熱可塑性フィルム２とはキャリヤテープの基体と
なる。
図である。図中、１はポリイミド樹脂からなる耐熱性フ
ィルム、２は弗化エチレンポリプロピレン樹脂等の熱可
塑性フィルム、前記耐熱性フィルム１（熱硬化性フィル
ム）と熱可塑性フィルム２とはキャリヤテープの基体と
なる。
３は前記キャリヤテープの一面側に搭載されるＩＣチッ
プ、４はＩＣチップ３の接続バクト（端子）、及び５は
ＩＣチップ３と閤−テープ面側に配置の例えばシリコン
ゴムンートを打抜きしたゴムフレームである。
プ、４はＩＣチップ３の接続バクト（端子）、及び５は
ＩＣチップ３と閤−テープ面側に配置の例えばシリコン
ゴムンートを打抜きしたゴムフレームである。
対象のＩＣチップ３は、図の如く複数ラミネートのテー
プ１０の特に弗化エチレンポリプロピレン側（ＦＥＰ）
フィルム２にゴムフレーム５と共に設置される。
プ１０の特に弗化エチレンポリプロピレン側（ＦＥＰ）
フィルム２にゴムフレーム５と共に設置される。
（イ）図はｏＩＩ記フィルム２の軟化温反以上の加熱処
理でＩＣチップ３が接着され、又ゴムフレーム５はシリ
コンゴム系接着剤で接着妊れた状態である。
理でＩＣチップ３が接着され、又ゴムフレーム５はシリ
コンゴム系接着剤で接着妊れた状態である。
史に、（ロ）図は（イ）図のキャリヤテープ１０にコン
タクト孔６をあけた状態を示す。しかし、予形成の機械
加工になるコンタクト孔６のキャリヤテープ１０を用い
、前記ＩＣチップ３を位置決めして接着するも構わない
。
タクト孔６をあけた状態を示す。しかし、予形成の機械
加工になるコンタクト孔６のキャリヤテープ１０を用い
、前記ＩＣチップ３を位置決めして接着するも構わない
。
（ハ）図は前記（ロ）固成形に続き、キャリヤテープ１
０の他面側に於てレジストマスクパターンを用いて蒸着
法又はスパッタ法により薄膜の導体配線７がパターン付
けになる図でおる。該パターン７はキャリヤテープのコ
ンタクト孔６を介して前記チップ接続パッド４に対する
微細な引出し線を形成するテープのスルーホール接続を
なすに有効である。
０の他面側に於てレジストマスクパターンを用いて蒸着
法又はスパッタ法により薄膜の導体配線７がパターン付
けになる図でおる。該パターン７はキャリヤテープのコ
ンタクト孔６を介して前記チップ接続パッド４に対する
微細な引出し線を形成するテープのスルーホール接続を
なすに有効である。
しかして、前記ゴムフレーム５０表面側に該フレームと
同形の金網フレームがラミネートされる。
同形の金網フレームがラミネートされる。
該状態が同に）図である。に）図中、１１は前記金属フ
レームである。
レームである。
前記ラミネートの下地側ゴムフレーム５は、弾性を利用
して前記構成チップキャリヤに対する圧接もしくはバン
プなしの半田付けによる実装を可能ならしめる。に）図
は例えばセラミック回路基板等の実装基板に位置合せし
て、薄膜導体７と回路基＆１２との電気的接続がなされ
る状態を徘記する〇 ５− 更に又、金属フレーム１１はこれを用いてテープ搭載の
ＩＣチップ３の外装保護をなす樹脂注入をなすチップの
樹脂コートに好都合である。図示９はチップ３の樹脂保
護層である。
して前記構成チップキャリヤに対する圧接もしくはバン
プなしの半田付けによる実装を可能ならしめる。に）図
は例えばセラミック回路基板等の実装基板に位置合せし
て、薄膜導体７と回路基＆１２との電気的接続がなされ
る状態を徘記する〇 ５− 更に又、金属フレーム１１はこれを用いてテープ搭載の
ＩＣチップ３の外装保護をなす樹脂注入をなすチップの
樹脂コートに好都合である。図示９はチップ３の樹脂保
護層である。
第２図は本発明のＩＣチップのパッケージ外観斜視図で
ある。
ある。
前記実施例図に基づき詳細に説明した本発明のテープキ
ャリヤ方式のチップ実装は例えば搭載チップ３の熱放散
を考慮する必要がある時、ＩＣチップ底部等に全域ベレ
ットを装着する等各種の変形がありうる。
ャリヤ方式のチップ実装は例えば搭載チップ３の熱放散
を考慮する必要がある時、ＩＣチップ底部等に全域ベレ
ットを装着する等各種の変形がありうる。
又、パッケージの薄膜導体端子はＤＩＰ法により予備半
田処理をすれば、金部フレーム上方からの加圧により実
装基板とのりフロー半田付も口■能となる。
田処理をすれば、金部フレーム上方からの加圧により実
装基板とのりフロー半田付も口■能となる。
（ｇｌ 発明の効朱
前記ＩＣテップのパッケージ方法によｎば、実装基板に
対する占Ｍ面績の比較的小さい、これにともなう基板上
置密度の各棟ＩＣ芙装に適用することが出来る。又、Ｉ
Ｃチップは熱可塑性フィル６一 ム１ｔｌ］１に装着されるため、必要に応じ交換するこ
とも容易である。更に又、製造上、従来技術の適用が容
易であることから、低コストで実現でれる利点がある。
対する占Ｍ面績の比較的小さい、これにともなう基板上
置密度の各棟ＩＣ芙装に適用することが出来る。又、Ｉ
Ｃチップは熱可塑性フィル６一 ム１ｔｌ］１に装着されるため、必要に応じ交換するこ
とも容易である。更に又、製造上、従来技術の適用が容
易であることから、低コストで実現でれる利点がある。
第１図は本発明の実施例としてのプロヤス説明用１υ「
面図、又第２図はＩＣチップのパッケージ外観斜視図で
ある。 図中、３１−１：ＩＣチップ、５はゴムフレーム、６け
コンタクト孔、７は漣膜導体、及び１１は金属フレーム
でるる。 ７−
面図、又第２図はＩＣチップのパッケージ外観斜視図で
ある。 図中、３１−１：ＩＣチップ、５はゴムフレーム、６け
コンタクト孔、７は漣膜導体、及び１１は金属フレーム
でるる。 ７−
Claims (1)
- コンタクト孔が予形成された可撓性有機フィルムのキャ
リヤテープの一面にＩＣチップを搭載し、該ＩＣチップ
を囲む金属フレーム内にチップ外装の保護層が形成され
てなり、該テープの他面にチップ接続用導体膜が前記コ
ンタクト孔を含んでパターン付加さ′れ、前記金属フレ
ームの加圧によりＩＣチップを実装基板側に接続するこ
とを特徴とするＩＣチップのパッケージ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016941A JPS59143336A (ja) | 1983-02-04 | 1983-02-04 | Ｉｃチツプのパツケ−ジ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016941A JPS59143336A (ja) | 1983-02-04 | 1983-02-04 | Ｉｃチツプのパツケ−ジ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59143336A true JPS59143336A (ja) | 1984-08-16 |
Family
ID=11930149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016941A Pending JPS59143336A (ja) | 1983-02-04 | 1983-02-04 | Ｉｃチツプのパツケ−ジ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041395A (en) * | 1989-04-07 | 1991-08-20 | Sgs-Thomson Microelectronics S.A. | Method of encapsulating an integrated circuit using a punched metal grid attached to a perforated dielectric strip |
-
1983
- 1983-02-04 JP JP58016941A patent/JPS59143336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041395A (en) * | 1989-04-07 | 1991-08-20 | Sgs-Thomson Microelectronics S.A. | Method of encapsulating an integrated circuit using a punched metal grid attached to a perforated dielectric strip |
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