JPS5913362A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にその実装形態に係る。
〔発明の技術的背景およびその問題点〕ＬＳＩ（大規模
集積回路）等の半導体装置の主要なＩＩ途である電子計
算機は近年とみに大型化する傾向にあシ、これに伴って
実装されるＬＳＩの個数もかなシの数になって来ている
。このように実装される半導体装置の数が増大すると、
各半導体装置に接続される配線が複雑になるという問題
が生じる。例えば、従来から主要な半導体メモリーの一
つとして汎用されて来たダイナトツクＲＡＭ （以下Ｄ
−ＲＡＭという）を考えると、１．６ ｋビットのＤ−
ＲＡＭでは匣路を動作させ不ための電源（ｖＤＤ＝１２
ｖ）、演算回路に結合するだめの出力電源（Ｖｃｃ＝５
Ｖ）、基板電位を固定するための電源（ＶＢＲ＝−５Ｖ
） 、およびアース電源（Ｖ、８＝ｏｖ）の４種類の
電源が必要で、個個のＤ−ＲＡＭについて４種類の電源
用配線が必要とされていた。従って１６にビットのＤ−
ＲＡＭにおいては、その実装個数の増大に伴う配線の複
雑化が著しく、これが故障頻度およびコストを増大させ
る要因になっていた。こｔＬに対して高集積化により４
倍の容量を達成した６４にビットのＤ −ＲＡＭではｖ
ＤＤ電源が低電圧化されてｖＤＤ−ｖ、ｃ−５Ｖとなり
、また基板電位を固定させるだめの電圧を装置の内部で
発生する自己基板バイアス回路（Ｓｅｌ＋ ５ｕｂ−ｂ
ｉａｓ ｃｉｒｃｕｉｔ）の技術によりＶＢＢ電源が不
要となった。このため、６４にビットのＤ−ＲＡＭでは
５ｖの電源用配線とアース用配線の２種類の電源用配線
で実装でき、従って配線の複雑化の問題はかなり緩和さ
れることとなった。ただし、実装個数が更に増加すれば
再び同様の問題が生じることにかわりはない。
集積回路）等の半導体装置の主要なＩＩ途である電子計
算機は近年とみに大型化する傾向にあシ、これに伴って
実装されるＬＳＩの個数もかなシの数になって来ている
。このように実装される半導体装置の数が増大すると、
各半導体装置に接続される配線が複雑になるという問題
が生じる。例えば、従来から主要な半導体メモリーの一
つとして汎用されて来たダイナトツクＲＡＭ （以下Ｄ
−ＲＡＭという）を考えると、１．６ ｋビットのＤ−
ＲＡＭでは匣路を動作させ不ための電源（ｖＤＤ＝１２
ｖ）、演算回路に結合するだめの出力電源（Ｖｃｃ＝５
Ｖ）、基板電位を固定するための電源（ＶＢＲ＝−５Ｖ
） 、およびアース電源（Ｖ、８＝ｏｖ）の４種類の
電源が必要で、個個のＤ−ＲＡＭについて４種類の電源
用配線が必要とされていた。従って１６にビットのＤ−
ＲＡＭにおいては、その実装個数の増大に伴う配線の複
雑化が著しく、これが故障頻度およびコストを増大させ
る要因になっていた。こｔＬに対して高集積化により４
倍の容量を達成した６４にビットのＤ −ＲＡＭではｖ
ＤＤ電源が低電圧化されてｖＤＤ−ｖ、ｃ−５Ｖとなり
、また基板電位を固定させるだめの電圧を装置の内部で
発生する自己基板バイアス回路（Ｓｅｌ＋ ５ｕｂ−ｂ
ｉａｓ ｃｉｒｃｕｉｔ）の技術によりＶＢＢ電源が不
要となった。このため、６４にビットのＤ−ＲＡＭでは
５ｖの電源用配線とアース用配線の２種類の電源用配線
で実装でき、従って配線の複雑化の問題はかなり緩和さ
れることとなった。ただし、実装個数が更に増加すれば
再び同様の問題が生じることにかわりはない。
半導体装置の実装個数増大にはもう一つ次のような問題
が伴う。例えば多数の６４にビットＤ−ＲＡＭを共通の
５ｖ電源配線および共通のアース配線に接続して実装し
た場合、仮にそのうちの一個が何等かの原因で故障し、
万が−この故障したＤ−ＲＡＭを通して共通の電源配線
およびアース配線が短絡したとすると、５ｖ電源配線の
電位もアース電位（Ｏｖ）に落ちてしまうからこの電源
ラインに接続されている他の総てのＤ −ＲＡＭが動作
しなくなってしまう。のみならず、各Ｄ−ＲＡＭの夫々
に書き込まれていた情報の総て等のように電源の故障で
電力が供給できなくなったときには瞬間的に予備電源に
切シ換えて実装されているＤ−ＲＡＭのメモリ 、ｐ報
が消去されないようにされているが、上記のような配線
間啼Ｓ＃ の短絡で電源電位が供給されなくなった場合にメモリー
の消去を防止することは極めて回船である。この問題は
多数個の１）−ＲｆｉＭを複数の種類の共通な配線に接
続して実装したことに起因しており、従って６４にビッ
トのＤ−ＲＡＭでも同様に生じ得る問題である。
が伴う。例えば多数の６４にビットＤ−ＲＡＭを共通の
５ｖ電源配線および共通のアース配線に接続して実装し
た場合、仮にそのうちの一個が何等かの原因で故障し、
万が−この故障したＤ−ＲＡＭを通して共通の電源配線
およびアース配線が短絡したとすると、５ｖ電源配線の
電位もアース電位（Ｏｖ）に落ちてしまうからこの電源
ラインに接続されている他の総てのＤ −ＲＡＭが動作
しなくなってしまう。のみならず、各Ｄ−ＲＡＭの夫々
に書き込まれていた情報の総て等のように電源の故障で
電力が供給できなくなったときには瞬間的に予備電源に
切シ換えて実装されているＤ−ＲＡＭのメモリ 、ｐ報
が消去されないようにされているが、上記のような配線
間啼Ｓ＃ の短絡で電源電位が供給されなくなった場合にメモリー
の消去を防止することは極めて回船である。この問題は
多数個の１）−ＲｆｉＭを複数の種類の共通な配線に接
続して実装したことに起因しており、従って６４にビッ
トのＤ−ＲＡＭでも同様に生じ得る問題である。
なお、以上Ｄ−ＲＡＭについて説明した二つの問題のう
ち、配線の複雑化の問題は総ての半導体装置について同
様に生じるものであり、またメモリー消去についても同
じく揮発・）生メモリーであるスタチ、りＲＡＭ （５
−ＲＡＭ ）では同様に生じる問題である。
ち、配線の複雑化の問題は総ての半導体装置について同
様に生じるものであり、またメモリー消去についても同
じく揮発・）生メモリーであるスタチ、りＲＡＭ （５
−ＲＡＭ ）では同様に生じる問題である。
本発明は上記事情に鑑みてなされたもので、電源配線の
種類を従来よりも少なくして実装するこ・とができ、場
合によってはアース配線のみによって実装することがで
きる半導体装置を提供し、もって半導体装置の実装個数
増大に伴う前述の問題を解決しようとするものである。
種類を従来よりも少なくして実装するこ・とができ、場
合によってはアース配線のみによって実装することがで
きる半導体装置を提供し、もって半導体装置の実装個数
増大に伴う前述の問題を解決しようとするものである。
本発明による半導体装置は、外部に延出したリードを有
する外囲器内に半導体チップを気密封止し、該半導体チ
ップの内部回路に前記リードを電気的に接続した半導体
装置において、前記外囲器の内部または外表面に水銀電
池等の自己起電力を有する独立電源を付設し、この独立
電源から前記半導体チップに電力を供給するようにした
ことを特徴とするものである。
する外囲器内に半導体チップを気密封止し、該半導体チ
ップの内部回路に前記リードを電気的に接続した半導体
装置において、前記外囲器の内部または外表面に水銀電
池等の自己起電力を有する独立電源を付設し、この独立
電源から前記半導体チップに電力を供給するようにした
ことを特徴とするものである。
本発明によれば外囲器に付設した前記独立電源によって
実装時に必要な電源配線を省略することができ、従って
実装個数の増大に伴う配線の複雑化を顕著に緩和するこ
とができる。しかも、例えば６４にビットのＤ−ＲＡＭ
のように従来アース配線および５ｖの電源配線を用いて
実装されていたものでは、本発明の適用によシアース配
線のみで実装することができる。
実装時に必要な電源配線を省略することができ、従って
実装個数の増大に伴う配線の複雑化を顕著に緩和するこ
とができる。しかも、例えば６４にビットのＤ−ＲＡＭ
のように従来アース配線および５ｖの電源配線を用いて
実装されていたものでは、本発明の適用によシアース配
線のみで実装することができる。
また、１６にビットのＤ −ＲＡＭのように従来アース
配線および３種類の電源配線（１２Ｖ、５Ｖ。
配線および３種類の電源配線（１２Ｖ、５Ｖ。
−５Ｖ）を用いて実装されていたものに本発明を適用し
、例えば１２Ｖの前記独立電源をその外囲器に付設すれ
ば従来必要上されていた１２Ｖの電源配線を省略して実
装することができる。
、例えば１２Ｖの前記独立電源をその外囲器に付設すれ
ば従来必要上されていた１２Ｖの電源配線を省略して実
装することができる。
更に、従来の１６にピッ） Ｄ−ＲＡＭに本発明を適用
する場合でも、夫に１２Ｖ、５Ｖ、−５ｖの起電力を有
する３個の前記独立電源を外囲器に付設すればアース配
線だけで実装することができる。
する場合でも、夫に１２Ｖ、５Ｖ、−５ｖの起電力を有
する３個の前記独立電源を外囲器に付設すればアース配
線だけで実装することができる。
上述のように本発明を適用してアース配線だけで実装可
能となった半導体装置では、多数個実装されたうちの１
個が故障したとしても、それによって電源配線とアース
配線間、または電源配線相互間で短絡を生じることは全
くなくなる。従って、実装された多数のＤ−ＲＡＭや５
−ＲＡＭに記憶された情報が前記短絡により総て消去さ
れて・しまうといった事態を完全に防止することができ
る。
能となった半導体装置では、多数個実装されたうちの１
個が故障したとしても、それによって電源配線とアース
配線間、または電源配線相互間で短絡を生じることは全
くなくなる。従って、実装された多数のＤ−ＲＡＭや５
−ＲＡＭに記憶された情報が前記短絡により総て消去さ
れて・しまうといった事態を完全に防止することができ
る。
また、本発明の半導体装置は前記独立電源を設けたこ−
とにより、リードのうちの電源ビンが不要になるからフ
ン・やクトに構成できる効果を〔発明の実施例〕 第１図は本発明の一実施例になる半導体装置（６４にビ
ットＤ−ＲＡＭ）の説明図である。同図において、１は
外囲器である。該外囲器Ｉは工′ポキシ樹脂等の樹脂モ
ールド層であってもよく、またセラミック製外囲器であ
ってもよい。この外囲器１の内部にはＬＳＩ半導体チッ
プ２が気密封止されておシ、該半導体チップ２０表面に
は内部回路に接続して形成された多数のビンディングパ
ッド（端子）３・・・が形成されている。これらのビン
ディングパッド３・・・の中には半導体チップ内のアー
ス配線層の端子３′および電源配線層の端子７“が含ま
れている。その他のビンディングパッド３・・・は入出
力信号用の端子である、他方、外囲器１にはその内部か
ら外部に向けて延出した多数のり−ド４・・・が設けら
れている。
とにより、リードのうちの電源ビンが不要になるからフ
ン・やクトに構成できる効果を〔発明の実施例〕 第１図は本発明の一実施例になる半導体装置（６４にビ
ットＤ−ＲＡＭ）の説明図である。同図において、１は
外囲器である。該外囲器Ｉは工′ポキシ樹脂等の樹脂モ
ールド層であってもよく、またセラミック製外囲器であ
ってもよい。この外囲器１の内部にはＬＳＩ半導体チッ
プ２が気密封止されておシ、該半導体チップ２０表面に
は内部回路に接続して形成された多数のビンディングパ
ッド（端子）３・・・が形成されている。これらのビン
ディングパッド３・・・の中には半導体チップ内のアー
ス配線層の端子３′および電源配線層の端子７“が含ま
れている。その他のビンディングパッド３・・・は入出
力信号用の端子である、他方、外囲器１にはその内部か
ら外部に向けて延出した多数のり−ド４・・・が設けら
れている。
この中にはアースビン４′が含まれているが、電源ビン
は含まれておらず、その他のリード４・・・は総て入力
ピンまたは出力ピンである。外囲器１内にはまた水銀電
池５が内蔵されており、該水銀電池には電力取用の正電
極６！および負電極６２が形成さｉｔでいる。そして外
囲器の内部において、アースピン４′はデンディングワ
イヤ７を介して半導体チップ１に形成されたアース配ｍ
層の端子３′と水銀電池５の負電極６２の両者に接続さ
れている。他方、半導体チップ１に形成された電源配線
層の端子、７″はが／ディングワイヤ７を介して水銀電
池５の正電極ｅ、Ｉｃ接続されている。他方、その他の
ｄ？ビンィングパッド３・・・はビンディングライン７
を介して夫々対応するり−ド２・・・に接続されている
。
は含まれておらず、その他のリード４・・・は総て入力
ピンまたは出力ピンである。外囲器１内にはまた水銀電
池５が内蔵されており、該水銀電池には電力取用の正電
極６！および負電極６２が形成さｉｔでいる。そして外
囲器の内部において、アースピン４′はデンディングワ
イヤ７を介して半導体チップ１に形成されたアース配ｍ
層の端子３′と水銀電池５の負電極６２の両者に接続さ
れている。他方、半導体チップ１に形成された電源配線
層の端子、７″はが／ディングワイヤ７を介して水銀電
池５の正電極ｅ、Ｉｃ接続されている。他方、その他の
ｄ？ビンィングパッド３・・・はビンディングライン７
を介して夫々対応するり−ド２・・・に接続されている
。
上記構成からなる半導体装置では、ＬＳＩの動作に必要
な電源が水銀電池５から供給されるため、上述のように
電源ビンを設ける必要がない。
な電源が水銀電池５から供給されるため、上述のように
電源ビンを設ける必要がない。
従って、リード４・・・の数を従来よりも一本少なくで
きる他、プリント基板等に実装する際にも実装基板に電
源配線を形成する必要がなく、アース配線だけで実装す
ることができる。その結果、これを多数個実装する場合
でも配線の複雑化は顕著に緩和され、また仮にそのうち
の一個が故障したとしても総ての半導体装置の記憶情報
が消去されるといった既述のような問題を防止すること
ができる。
きる他、プリント基板等に実装する際にも実装基板に電
源配線を形成する必要がなく、アース配線だけで実装す
ることができる。その結果、これを多数個実装する場合
でも配線の複雑化は顕著に緩和され、また仮にそのうち
の一個が故障したとしても総ての半導体装置の記憶情報
が消去されるといった既述のような問題を防止すること
ができる。
第２図は本発明の他の実施例になる半導体装置を示す説
明図である。仁の持施例では水銀電池５が外囲器の外表
面に付設されている。また、リード４として電源ビン４
“が設けられ、半導体チップ１に形成された電源配線層
の端子、９“はビンディングライン２を介して水銀電池
５の正電極６Ｉおよびこの電源ビン４“の両者に接続さ
れている。その他の構成は第１図の実施例と同じである
。
明図である。仁の持施例では水銀電池５が外囲器の外表
面に付設されている。また、リード４として電源ビン４
“が設けられ、半導体チップ１に形成された電源配線層
の端子、９“はビンディングライン２を介して水銀電池
５の正電極６Ｉおよびこの電源ビン４“の両者に接続さ
れている。その他の構成は第１図の実施例と同じである
。
この実施例に示すように、水銀電池５は外囲器の外表面
に付設することも可能である。また、この、ように必ず
しも必要でない電源ビン４”を設け、電源１線とアース
配線の両者によって実装するようにすれば、通常は電源
ビン４“を通して外部電源から電力の供給を受け、外部
電源からの電力供給が停止したときに水銀電池５が電源
として働くように構成することができる。このような構
成とすることによシ、所謂パ、テリーパ、クアッゾによ
って揮発性メモリーを不揮発・１１メモリーとして使用
することも可能となる。
に付設することも可能である。また、この、ように必ず
しも必要でない電源ビン４”を設け、電源１線とアース
配線の両者によって実装するようにすれば、通常は電源
ビン４“を通して外部電源から電力の供給を受け、外部
電源からの電力供給が停止したときに水銀電池５が電源
として働くように構成することができる。このような構
成とすることによシ、所謂パ、テリーパ、クアッゾによ
って揮発性メモリーを不揮発・１１メモリーとして使用
することも可能となる。
なお、上記実施例においては外囲器に付設する独立電源
として何れも水銀電池を用いているが、水銀電池の代シ
に蓄電池を用いることもでき、自己起電力を有するその
他の電源を用いてもよい。
として何れも水銀電池を用いているが、水銀電池の代シ
に蓄電池を用いることもでき、自己起電力を有するその
他の電源を用いてもよい。
以上詳述したように、本発明による半導体装置は電源配
線を従来よりも少なくし、場合によってはアース配線だ
けで実装することができるため、実装個数の増大に伴う
配線の複雑化を緩和すると共に故障時にも書き込まれた
情報の消失を防止できる等、顕著な効果を有するもので
ある。
線を従来よりも少なくし、場合によってはアース配線だ
けで実装することができるため、実装個数の増大に伴う
配線の複雑化を緩和すると共に故障時にも書き込まれた
情報の消失を防止できる等、顕著な効果を有するもので
ある。
第１図および第２図は夫々本発明の実施例に々る半導体
装置を示す説明図である。 １・・・外囲器、２・・・半導体チアゾ、３．３／ 、
、９／／・・・ビンディングパッド、４．４’、４“
・・リード、５・・・水銀電池、６１＋６２・・・電極
、？・・・ビンディングワイヤ。
装置を示す説明図である。 １・・・外囲器、２・・・半導体チアゾ、３．３／ 、
、９／／・・・ビンディングパッド、４．４’、４“
・・リード、５・・・水銀電池、６１＋６２・・・電極
、？・・・ビンディングワイヤ。
Claims (4)
- （１）外部に延出したり−ｒを有する外囲器内又は表面
に半導体チップを有し、該半導体チップの内部回路に前
記リードを電気的に接続した半導体装置において、前記
半導体チップに電力を供給するだめの自己起電力を有す
る独立電源を前記外囲器に付設したことを特徴とする半
導体装置。 - （２） 前記リードの中に電源ビンは含まれてお゛
らず、常に前記独立電源から電力の供給を受けて動作す
ることを特徴とする特許請求の範囲第（１）項記載の半
導体装置。 - （３）・前記リードの中に電源ビンも含まれておシ、通
常はこの電源ビンを介して外部電源から電力の供給を受
け、外部電源からの電力供給が５断されたときにのみ前
記独立電源から電力の供給を受けて動作することを特徴
とする特許請求の範囲第（１）項記載の半導体装置。 （３）前記独立電源が電池からなることを特徴とする特
許請求の範囲第（１）項または第（２）項記載の半導体
装置。 - （４） 前記独立電源が蓄電池からなることを特徴と
する特許請求の範囲第（１）項、第（２）項または第（
３）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121727A JPS5913362A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121727A JPS5913362A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5913362A true JPS5913362A (ja) | 1984-01-24 |
Family
ID=14818380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121727A Pending JPS5913362A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913362A (ja) |
-
1982
- 1982-07-13 JP JP57121727A patent/JPS5913362A/ja active Pending
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