JPS59126324A - 選択駆動回路 - Google Patents
選択駆動回路Info
- Publication number
- JPS59126324A JPS59126324A JP25383A JP25383A JPS59126324A JP S59126324 A JPS59126324 A JP S59126324A JP 25383 A JP25383 A JP 25383A JP 25383 A JP25383 A JP 25383A JP S59126324 A JPS59126324 A JP S59126324A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- grounded
- collector
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- 238000004146 energy storage Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
- Dot-Matrix Printers And Others (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
- Electrophotography Using Other Than Carlson'S Method (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、選択駆動回路、特に多針電極を用いる静電記
録装置のその針電極を選択駆動するだめの回路に関する
ものである。
録装置のその針電極を選択駆動するだめの回路に関する
ものである。
静電記録装置は、電気信号を多針電極に書画状に印加す
ることによシ記録体上に静電潜像を記録作成するもので
ある。この記録に際しては、針極を走査せずに針極に与
える信号を走査するようにすれば、記録速度が高速とな
ることから、最近ではこの記録方式が専ら用いられてい
る。ところで、この記録方式によると、高速度で選択さ
れた針極に所定の高電圧を印加すること、選択駆動回路
がその集積化上低消費電力の回路構成であることが必要
である。
ることによシ記録体上に静電潜像を記録作成するもので
ある。この記録に際しては、針極を走査せずに針極に与
える信号を走査するようにすれば、記録速度が高速とな
ることから、最近ではこの記録方式が専ら用いられてい
る。ところで、この記録方式によると、高速度で選択さ
れた針極に所定の高電圧を印加すること、選択駆動回路
がその集積化上低消費電力の回路構成であることが必要
である。
しかし、従来のこの種の選択駆動回路では、制御入力に
対する出力電気信号の立上りが遅いという欠点を有して
いる。これは、微小電圧の制御入力を以て高電圧の電気
信号の出力状態を制御するには、何等かのスイッチング
素子回路が介在せしめられるが、このスイッチング素子
回路の特性などに起因して出力の電気信号にその影響が
あられれるからである。
対する出力電気信号の立上りが遅いという欠点を有して
いる。これは、微小電圧の制御入力を以て高電圧の電気
信号の出力状態を制御するには、何等かのスイッチング
素子回路が介在せしめられるが、このスイッチング素子
回路の特性などに起因して出力の電気信号にその影響が
あられれるからである。
第１図は、従来のこの種の選択駆動回路の回路構成例を
示したものである。これによると、トランジスタＴＲＩ
がオン状態にあるとき、ツェナーダイオードＤ１によっ
てトランジスタＴＲ２のペースにはツェナー電圧が印加
され、そのエミッタはダイオードＤ２を介して印加され
るＶ、によシペースに対して逆バイアスがかかった状態
となっておシ、トランジスタＴＲ２はオフ状態にある。
示したものである。これによると、トランジスタＴＲＩ
がオン状態にあるとき、ツェナーダイオードＤ１によっ
てトランジスタＴＲ２のペースにはツェナー電圧が印加
され、そのエミッタはダイオードＤ２を介して印加され
るＶ、によシペースに対して逆バイアスがかかった状態
となっておシ、トランジスタＴＲ２はオフ状態にある。
一方、トランジスタＴＲＩがオフ状態にあるときは、ト
ランジスタＴＲ２のペースには電源ｖ１より抵抗Ｒ１を
介してペース電流が供給されるので、トランジスタＴＲ
２はオン状態となる。この場合、トランジスタＴＲ２が
オフ状態よりオン状態となるとき、ＴＲ２のペースに供
給されるペース電流は抵抗Ｒ１を介して供給されるのみ
であり、ＴＲ２のスイッチングの高速化の妨げとなって
いた。またＴＲ２のエミッタ、抵抗Ｒ２間に直列にダイ
オードＤ３が存在することによシ、このＤ３のダイナミ
ックなスイッチング動作による高速化の限界があった。
ランジスタＴＲ２のペースには電源ｖ１より抵抗Ｒ１を
介してペース電流が供給されるので、トランジスタＴＲ
２はオン状態となる。この場合、トランジスタＴＲ２が
オフ状態よりオン状態となるとき、ＴＲ２のペースに供
給されるペース電流は抵抗Ｒ１を介して供給されるのみ
であり、ＴＲ２のスイッチングの高速化の妨げとなって
いた。またＴＲ２のエミッタ、抵抗Ｒ２間に直列にダイ
オードＤ３が存在することによシ、このＤ３のダイナミ
ックなスイッチング動作による高速化の限界があった。
この従来例としては特開昭５３−６３９２６号に示され
ている。
ている。
本発明は上記の点に鑑みなされたものであり、スイッチ
ング動作を行なうトランジスタの駆動用エネルギーを蓄
積しておく蓄電器を付加し、高速スイッチング動作を実
現した選択駆動回路を提案することを目的とする。
ング動作を行なうトランジスタの駆動用エネルギーを蓄
積しておく蓄電器を付加し、高速スイッチング動作を実
現した選択駆動回路を提案することを目的とする。
本発明の一実施例を図面を診照して説明する。
第２図は本発明の一実施例の動作を説明する概略回路図
、第３図は本実施例の回路図である。第２図に示すスイ
ッチＳＷがオンよシオフとなる時に従来トランジスタＴ
ｒのペース電流ＩＢは抵抗ＲＰ を通して供給されるの
みであったがツェナーダイオードＤの両端にコンデンサ
Ｃを接続し、スイッチＳＷがオンよシオフになる時に抵
抗ＲＰ とともにコンデンサＣよシ供給されるペース電
流ＩＢが電流増幅されて抵抗Ｒに流れる電流を確保する
ことによシ高速でのスイッチング及びダイオードＤの特
性の影響をなくすことが可能となった。
、第３図は本実施例の回路図である。第２図に示すスイ
ッチＳＷがオンよシオフとなる時に従来トランジスタＴ
ｒのペース電流ＩＢは抵抗ＲＰ を通して供給されるの
みであったがツェナーダイオードＤの両端にコンデンサ
Ｃを接続し、スイッチＳＷがオンよシオフになる時に抵
抗ＲＰ とともにコンデンサＣよシ供給されるペース電
流ＩＢが電流増幅されて抵抗Ｒに流れる電流を確保する
ことによシ高速でのスイッチング及びダイオードＤの特
性の影響をなくすことが可能となった。
本発明の代表的な実施例を第３図に示す。図においてＤ
ｌは５ｖのツェナーダイオード、■、は約４００Ｖ、Ｖ
２Ｕ７Ｖであり、トランジスタＴＲ１によるエミッタ接
地形トランジスタ回路のコレクタはツェナーダイオード
Ｄ１のアノードに結ばれ、Ｄｌのカソードは抵抗Ｒ１を
介して電源■１に接続されＤｌと並列にコンデンサＣが
接続されている。
ｌは５ｖのツェナーダイオード、■、は約４００Ｖ、Ｖ
２Ｕ７Ｖであり、トランジスタＴＲ１によるエミッタ接
地形トランジスタ回路のコレクタはツェナーダイオード
Ｄ１のアノードに結ばれ、Ｄｌのカソードは抵抗Ｒ１を
介して電源■１に接続されＤｌと並列にコンデンサＣが
接続されている。
Ｒ１とＤＩの接続点は抵抗Ｒ５を介してコレクタ接地形
トランノスタ回路のトランジスタＴＲ２のペースに結ば
れる。トランジスタＴＲ２のエミッタは比較的小さい抵
抗Ｒ２を介してＴＲ１のコレクタに結ばれる。またＴＲ
２のペースにはダイオードＤ４のカソードが、ＴＲ２の
エミッタにはＤ４のアノードが接続されておりＴＲ２の
エミッタ側よりペース側に電流を供給すると共に、ＴＲ
２のオフ時にペース・エミッタ間に高電位の逆バイアス
がかかるのを防止している。またＴＲ２のエミッタとＲ
２の接続点にダイオードＤ２のカソードが接続され、Ｄ
２のアノードは電源ｖ２に結ばれ、Ｄ２とＲ２とＴＲ２
のエミッタの接続点から出力が取シ出される。この回路
によりＴＲＩがオンの時、ＴＲ２のペースは約５Ｖであ
り 、Ｖ２の電位７ＶからダイオードＤ２の順方向電圧
降下分の電圧を引いた電圧がＴＲ２のエミッタに印加さ
れてお多出力は約６ｖとなっている。このためＴＲ２は
オフ状態となっている。他方ＴＲＩがオフのときは、Ｔ
Ｒ２のペースにはＲ１よ！ｌｌ電流が供給され、Ｔ Ｒ
２Ｕ：オン状態と々っておυ低いインピーダンスの出力
を得ている。ＴＲＩがオン状態からオフに変るときはＴ
ＲＩの出力靜電答量の充電は主としてＶ２からのＤ２．
Ｒ２に通して流れる電流により、またＴＲ２がカットオ
フでなくなると主としてＴＲ２のエミッタからＲ２を通
して流れる定電流によって行われる。またＤｌと並列に
Ｃを接続したことによ、ＤＴＲ２（ｔ−ＯＮ状態とする
ためのペース電流をよシ安定して供給することができる
。
トランノスタ回路のトランジスタＴＲ２のペースに結ば
れる。トランジスタＴＲ２のエミッタは比較的小さい抵
抗Ｒ２を介してＴＲ１のコレクタに結ばれる。またＴＲ
２のペースにはダイオードＤ４のカソードが、ＴＲ２の
エミッタにはＤ４のアノードが接続されておりＴＲ２の
エミッタ側よりペース側に電流を供給すると共に、ＴＲ
２のオフ時にペース・エミッタ間に高電位の逆バイアス
がかかるのを防止している。またＴＲ２のエミッタとＲ
２の接続点にダイオードＤ２のカソードが接続され、Ｄ
２のアノードは電源ｖ２に結ばれ、Ｄ２とＲ２とＴＲ２
のエミッタの接続点から出力が取シ出される。この回路
によりＴＲＩがオンの時、ＴＲ２のペースは約５Ｖであ
り 、Ｖ２の電位７ＶからダイオードＤ２の順方向電圧
降下分の電圧を引いた電圧がＴＲ２のエミッタに印加さ
れてお多出力は約６ｖとなっている。このためＴＲ２は
オフ状態となっている。他方ＴＲＩがオフのときは、Ｔ
Ｒ２のペースにはＲ１よ！ｌｌ電流が供給され、Ｔ Ｒ
２Ｕ：オン状態と々っておυ低いインピーダンスの出力
を得ている。ＴＲＩがオン状態からオフに変るときはＴ
ＲＩの出力靜電答量の充電は主としてＶ２からのＤ２．
Ｒ２に通して流れる電流により、またＴＲ２がカットオ
フでなくなると主としてＴＲ２のエミッタからＲ２を通
して流れる定電流によって行われる。またＤｌと並列に
Ｃを接続したことによ、ＤＴＲ２（ｔ−ＯＮ状態とする
ためのペース電流をよシ安定して供給することができる
。
このためＴＲ２の高速スイッチングが可能となると共に
Ｄｌの特性に左右されなくなった。
Ｄｌの特性に左右されなくなった。
ツェナーダイオードＤ１は通常のダイオードを順方向に
複数個縦列接続して利用することも可能である。またＤ
ｌに変えて精密な分割抵抗として定電圧源としても同様
の効果が得られる。またトランジスタはＮＰＮＷ）ラン
ソスタに変えてＦＥＴを使用しても同様の構成を実現で
きることはもちろんである。
複数個縦列接続して利用することも可能である。またＤ
ｌに変えて精密な分割抵抗として定電圧源としても同様
の効果が得られる。またトランジスタはＮＰＮＷ）ラン
ソスタに変えてＦＥＴを使用しても同様の構成を実現で
きることはもちろんである。
なお、この回路は単に静電記録用の駆動回路としてのみ
利用されるものではなく広く高速のスイッチング回路と
して適用できることは勿論である。
利用されるものではなく広く高速のスイッチング回路と
して適用できることは勿論である。
以上説明したように本発明の駆動回路により極めて高速
なスイッチング回路が実現すると共に定電圧源として用
いる累子の特性に左右されない高速スイッチング回路を
実現することができる。
なスイッチング回路が実現すると共に定電圧源として用
いる累子の特性に左右されない高速スイッチング回路を
実現することができる。
第１図は従来の選択駆動回路図、
第２図は本発明の詳細な説明する概略図、第３図は実施
例回路図である。 図においてＤ 、Ｄｌ・・・ツェナーダイオード、Ｄ２
〜Ｄ４・・・スイッチングダイオード、ＴＲ。 ＴＲＩ、ＴＲ２・・・トランジスタ、Ｒ，ＲＰ、Ｒ１−
Ｒ５・・・抵抗、Ｃ・・・コンデンサである。
例回路図である。 図においてＤ 、Ｄｌ・・・ツェナーダイオード、Ｄ２
〜Ｄ４・・・スイッチングダイオード、ＴＲ。 ＴＲＩ、ＴＲ２・・・トランジスタ、Ｒ，ＲＰ、Ｒ１−
Ｒ５・・・抵抗、Ｃ・・・コンデンサである。
Claims (1)
- 【特許請求の範囲】 １、 エミッタ接地形トランジスタ回路のコレクタより
並列接続された定電圧源及びエネルギー蓄積要素と第１
の抵抗を介して電源に接続し、前記定電圧源及びエネル
ギー蓄積要素と第１の抵抗との接続点より第２の抵抗を
介してコレクタ接地形トランノスタ回路のベースに接続
し、前記コレクタ接地形トランジスタのエミッタより第
３の抵抗を介して前記エミッタ接地形トランジスタ回路
のコレクタに接続し、前記コレクタ接地形トランジスタ
のエミッタに前記エミッタ接地形トランジスタのオン時
に、順方向接続となるようにダイオードを介して一定の
電圧を供給し、前記コレクタ接地形トランソスタのエミ
ッタより出力を取シ出す構成としたことを特徴とする選
択駆動回路。 ２、 定電圧源をツェナーダイオードとし、エネルギー
蓄積要素をコンデンサとしたことを特徴とする特許請求
の範囲第１項記載の選択駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25383A JPS59126324A (ja) | 1983-01-06 | 1983-01-06 | 選択駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25383A JPS59126324A (ja) | 1983-01-06 | 1983-01-06 | 選択駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126324A true JPS59126324A (ja) | 1984-07-20 |
| JPH0261815B2 JPH0261815B2 (ja) | 1990-12-21 |
Family
ID=11468766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25383A Granted JPS59126324A (ja) | 1983-01-06 | 1983-01-06 | 選択駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374858A (en) * | 1991-10-10 | 1994-12-20 | Texas Instruments Deutschland Gmbh | Bus driver circuit |
-
1983
- 1983-01-06 JP JP25383A patent/JPS59126324A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374858A (en) * | 1991-10-10 | 1994-12-20 | Texas Instruments Deutschland Gmbh | Bus driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261815B2 (ja) | 1990-12-21 |
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