JPS5912622A - 電子スイッチ回路 - Google Patents
電子スイッチ回路Info
- Publication number
- JPS5912622A JPS5912622A JP12173782A JP12173782A JPS5912622A JP S5912622 A JPS5912622 A JP S5912622A JP 12173782 A JP12173782 A JP 12173782A JP 12173782 A JP12173782 A JP 12173782A JP S5912622 A JPS5912622 A JP S5912622A
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- fet
- signal
- output terminal
- terminal
- transistor
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、オーディオ信号、計測信号、ビデオ信号等
のだめのアナログスイッチとなる電子スイッチ回路に関
するもので、特にオーディオ信号のミューティング回路
に使用されるものである。
のだめのアナログスイッチとなる電子スイッチ回路に関
するもので、特にオーディオ信号のミューティング回路
に使用されるものである。
オーディオ回路やその他各種の電子回路において、電界
効果型トランジスタＦＥＴを用いたアナログスイッチ回
路が広く採用されている。このアナログスイッチ回路の
一般的なものは第１図に示すようなもので、入力端Ａと
出力端Ｂとの間に直列にディグレアジョン型のＦＥＩＴ
（ｘｚｐ）を接続し、このＦｚＴ（Ｊ ７１３）のダ
ート電極に制御信号源１２よシ制御信号Ｖ、ヲ与え−［
、ＦＥＴ（ＪＪＰ）をオンオフさせ、入力信相の通過を
制御する。
効果型トランジスタＦＥＴを用いたアナログスイッチ回
路が広く採用されている。このアナログスイッチ回路の
一般的なものは第１図に示すようなもので、入力端Ａと
出力端Ｂとの間に直列にディグレアジョン型のＦＥＩＴ
（ｘｚｐ）を接続し、このＦｚＴ（Ｊ ７１３）のダ
ート電極に制御信号源１２よシ制御信号Ｖ、ヲ与え−［
、ＦＥＴ（ＪＪＰ）をオンオフさせ、入力信相の通過を
制御する。
尚、出力端Ｂと接地電源間に設けられた抵抗Ｒｏｕｔは
出力側の負荷を示すものである。
出力側の負荷を示すものである。
この場合、ディルッション型ＦＩＳＴの非飽和領域にお
いてｆ−）電圧Ｖ。を一定にしたときのドレイン電流Ｉ
Ｄとドレイン・ソース間電圧ｖＤ８の関係は第２図に示
すようなものであるため、フート・ソース間のバイアス
が零のとき、ドレイン拳ソース間およそ±０．５ｖ
以下の微小ｅａｋ 信号が与えられた場合には、直線性良く入力信号電圧ｅ
ｉｎをドレインからソースに伝達することができる。一
方、制御信号電圧■、がＩＴ。
いてｆ−）電圧Ｖ。を一定にしたときのドレイン電流Ｉ
Ｄとドレイン・ソース間電圧ｖＤ８の関係は第２図に示
すようなものであるため、フート・ソース間のバイアス
が零のとき、ドレイン拳ソース間およそ±０．５ｖ
以下の微小ｅａｋ 信号が与えられた場合には、直線性良く入力信号電圧ｅ
ｉｎをドレインからソースに伝達することができる。一
方、制御信号電圧■、がＩＴ。
（ＪＪｐ辺ピンチオフ電圧を越えると、ＦＥＴ（ＪＪｐ
）が遮断され、出力電圧ｅ。ｕｔは、出力端Ｂに現れな
い。
）が遮断され、出力電圧ｅ。ｕｔは、出力端Ｂに現れな
い。
尚、第１図では信号経路とｋるＦｇＴがｐチャンネルの
場合を示した。この場合の制御信号電圧Ｖ。と入力信号
電圧ｅｌｎおよび出力信号電圧ｅｏｕｔの関係を第３図
に示す。
場合を示した。この場合の制御信号電圧Ｖ。と入力信号
電圧ｅｌｎおよび出力信号電圧ｅｏｕｔの関係を第３図
に示す。
また、信号経路のＦｇＴとしてｎチャンネルのＦＥＴを
用いアナログスイッチ回路を構成した場合には第４図の
ように制御信号電圧Ｖ。の極性が逆になるだけであるか
ら同一構成部分には同一符号を付して説明を省略する。
用いアナログスイッチ回路を構成した場合には第４図の
ように制御信号電圧Ｖ。の極性が逆になるだけであるか
ら同一構成部分には同一符号を付して説明を省略する。
上記のようなアナログスイッチ回路においては信号の伝
達損失は少なければ少ない程良い。
達損失は少なければ少ない程良い。
しかし、伝達損失を少なくするためにＦＥＴのＹｆ８（
順伝達コンダクタンス或はＩｍ：相互コンダクタンス）
を上げ、ＦＥＴのドレイン・ソースドレイン・ソース間
の静電容量ＣＤｓが増加する。
順伝達コンダクタンス或はＩｍ：相互コンダクタンス）
を上げ、ＦＥＴのドレイン・ソースドレイン・ソース間
の静電容量ＣＤｓが増加する。
このため、逆に、ＦＥＴスイッチを非導通状態に設定し
たときには遮断すべき（ａ号の交流成分がドレイン・ソ
ース間容量ＣＤ８を通して、出刃端に漏洩してしまい、
アナログスイッチの伝達状態における出力信号電圧っ。
たときには遮断すべき（ａ号の交流成分がドレイン・ソ
ース間容量ＣＤ８を通して、出刃端に漏洩してしまい、
アナログスイッチの伝達状態における出力信号電圧っ。
、と遮断時の出力信号電圧ｅ の比である減衰度を充
分に取れなくｒｒ なる。
分に取れなくｒｒ なる。
例えば、周波数２０ ｋＨｚの交流入力信号成分につい
て検討してみると、ＦＥＴ 、ｆｌ： Ｊ ７ Ｐ″￥
）ＲｏＮ＝５００Ω、出力負荷インピータンス２０にΩ
す入力側インピーダンスＯΩ、 ＦＥＴ ＣＪ Ｊ ｐ
）のＣＤ５＝ １ ｐＦ’の場合では、ＦＥＴ （７７
ｐ）の遮断状態におけるインピーダンスは約２ＭΩとな
る。すなわち、 ＦＥＴ （Ｊ １ ｐ）がオン状態の
ときの信号の伝達度は、 塁１四〜９７％ ２０．５ ｋΩ Ｆｌｊ：Ｔ （Ｊ Ｊ ｐ）がオフ状態のときの伝達度
は、μ川し無ｌチ ２．０２ＭΩ となり、減衰度は Ｖ工ζ１００ １％ で、たかだか４０ ｄＢ程度にしかならない。
て検討してみると、ＦＥＴ 、ｆｌ： Ｊ ７ Ｐ″￥
）ＲｏＮ＝５００Ω、出力負荷インピータンス２０にΩ
す入力側インピーダンスＯΩ、 ＦＥＴ ＣＪ Ｊ ｐ
）のＣＤ５＝ １ ｐＦ’の場合では、ＦＥＴ （７７
ｐ）の遮断状態におけるインピーダンスは約２ＭΩとな
る。すなわち、 ＦＥＴ （Ｊ １ ｐ）がオン状態の
ときの信号の伝達度は、 塁１四〜９７％ ２０．５ ｋΩ Ｆｌｊ：Ｔ （Ｊ Ｊ ｐ）がオフ状態のときの伝達度
は、μ川し無ｌチ ２．０２ＭΩ となり、減衰度は Ｖ工ζ１００ １％ で、たかだか４０ ｄＢ程度にしかならない。
この発明は上記のような点に鑑みなされたもので、伝達
状態でのアナログスイッチの伝達損失を小さくでき、し
かもアナログスイッチが遮断状態においては信号漏洩を
抑えられ、充分な減衰度を有する電子スイッチ回路を提
供しようとするものである。
状態でのアナログスイッチの伝達損失を小さくでき、し
かもアナログスイッチが遮断状態においては信号漏洩を
抑えられ、充分な減衰度を有する電子スイッチ回路を提
供しようとするものである。
すなわち、この発明に係る電子スイッチ回路は、ダート
電極を制御端子としたＦＥＴを信号入力端子と信号出力
端子の間に直列に設け、トランジスタのコレクタＯエミ
ッタ電流経路が上記ＦＥＴの負荷と並列になるように接
続されそのペース電極が上記ダート電極と接続された、
制御信号による導通非導通動作が上記ＦＢＴと逆となる
トランジスタを設けることによシ、上記ＦＥＴが非導通
状態の場合には出力負荷側を短絡するようにしたもので
ある。
電極を制御端子としたＦＥＴを信号入力端子と信号出力
端子の間に直列に設け、トランジスタのコレクタＯエミ
ッタ電流経路が上記ＦＥＴの負荷と並列になるように接
続されそのペース電極が上記ダート電極と接続された、
制御信号による導通非導通動作が上記ＦＢＴと逆となる
トランジスタを設けることによシ、上記ＦＥＴが非導通
状態の場合には出力負荷側を短絡するようにしたもので
ある。
以下図面を参照してこの発明の一実施例につき説明する
。第５図はその一例を示す図で、信号入力端Ａと信号出
力端Ｂとの間に直列にｐチャンネルＦＥＴＣＩＪＰ）を
接続し、上記信号出力端Ｂと接地電源にｎｐｎ）ランノ
スタ１３ｎ（Ｄコレクタおよびエミッタをそれぞれ接続
する。そして上記ＦｇＴ（ｌｉｐ）！ｙよびトランジス
タＪ３ｎ各々のダート電極およびペース電極を共通に接
続し、その共通接続点を制御端子Ｃとして、制御信号源
１２からペース電流決定用の抵抗Ｒｇを介して例えばノ
量ルス状の正の制御信号ｖｃを端子Ｃに与える。また、
上記出力端Ｂと接地電源間には、出力負荷Ｒ０Ｕ、が接
続される。
。第５図はその一例を示す図で、信号入力端Ａと信号出
力端Ｂとの間に直列にｐチャンネルＦＥＴＣＩＪＰ）を
接続し、上記信号出力端Ｂと接地電源にｎｐｎ）ランノ
スタ１３ｎ（Ｄコレクタおよびエミッタをそれぞれ接続
する。そして上記ＦｇＴ（ｌｉｐ）！ｙよびトランジス
タＪ３ｎ各々のダート電極およびペース電極を共通に接
続し、その共通接続点を制御端子Ｃとして、制御信号源
１２からペース電流決定用の抵抗Ｒｇを介して例えばノ
量ルス状の正の制御信号ｖｃを端子Ｃに与える。また、
上記出力端Ｂと接地電源間には、出力負荷Ｒ０Ｕ、が接
続される。
このような回路において、制御信号源１２からの制御信
号ｖｃがＯｖであったとすると、ｐチャンネルのＦＩＴ
（ｉ ｉ ｐ）はオン状態となり、逆にトランジスタ
１３ｎはオフ状態となる。このときに入力端Ａより±０
゜５ｖｐｅａｋ程度の微小な入力信号ｅｉｎが入力する
と、ＦＥＴ （７７Ｔ））を介シ２、出力端Ｂに出力信
号ｅ。ｕＬが出力する。
号ｖｃがＯｖであったとすると、ｐチャンネルのＦＩＴ
（ｉ ｉ ｐ）はオン状態となり、逆にトランジスタ
１３ｎはオフ状態となる。このときに入力端Ａより±０
゜５ｖｐｅａｋ程度の微小な入力信号ｅｉｎが入力する
と、ＦＥＴ （７７Ｔ））を介シ２、出力端Ｂに出力信
号ｅ。ｕＬが出力する。
一方、制御信号■。がＦｇＴ （Ｊ １ ｐ）のピンチ
オフ電圧を越える正の電位になったとすると、上記の場
合とは逆にｐチャンネルのＦＥＴ （１１ｐ）がオフ状
態となり、トランジスタ１３ｎは導通状態となる。この
状態で、入力端Ａに入力信号ｅ が入力されても出力負
荷Ｒ６Ｕ、がトランジスｎ り１３ｎによって短絡されているため、たとえＦＥＴ（
ｌｌｐｆｌ介して入力信号が漏洩した場合でも、この信
号は出力端Ｂに殆んど現れない。
オフ電圧を越える正の電位になったとすると、上記の場
合とは逆にｐチャンネルのＦＥＴ （１１ｐ）がオフ状
態となり、トランジスタ１３ｎは導通状態となる。この
状態で、入力端Ａに入力信号ｅ が入力されても出力負
荷Ｒ６Ｕ、がトランジスｎ り１３ｎによって短絡されているため、たとえＦＥＴ（
ｌｌｐｆｌ介して入力信号が漏洩した場合でも、この信
号は出力端Ｂに殆んど現れない。
ここで、第１図の回路で問題となった高周波成分につい
て検討すると、例えば第１図の場合と同様に周波数２０
ｋＨｚにおけるＦＥＴ （１１ｐ）のオフ時のドレイ
ン・ソース問答ｉ ｃＤｓ＝ｉｐＦ’ −ＦＥＴ 、（
１１ｐ）７）オン時のドレイン・ソース間抵抗Ｒ８Ｎ＝
５０００．入力側のインピーダンスＯΩ出力負荷Ｒ８Ｕ
、のインピーダンス２０にΩで、トランジスタ１３ｎの
オン抵抗γ。、が２０Ω、トランジスタ１３ｎのオフ時
の抵抗はＲ８ｕｔ＝２０にΩに対し充分無視できるとす
ると、このアナログス、イッチ回路の２０ ｋＨｚにお
ける減衰度はおおよそ次のようになる。まず、ＦＥＴ、
（１１ｐ）がオン状態の場合の伝達度が、 ２０にΩ ２０．５ ｋΩ牛 ９７チ ＦＥＴ （１１ｐ）がオフ状態のときの伝達度が００２ ２Ｍｆ−０，００１％ とみなせ減衰度は ９７％ ＃ｌＸ１０５ 環可ｌ となシ、約１００ ｄＢに改善される。
て検討すると、例えば第１図の場合と同様に周波数２０
ｋＨｚにおけるＦＥＴ （１１ｐ）のオフ時のドレイ
ン・ソース問答ｉ ｃＤｓ＝ｉｐＦ’ −ＦＥＴ 、（
１１ｐ）７）オン時のドレイン・ソース間抵抗Ｒ８Ｎ＝
５０００．入力側のインピーダンスＯΩ出力負荷Ｒ８Ｕ
、のインピーダンス２０にΩで、トランジスタ１３ｎの
オン抵抗γ。、が２０Ω、トランジスタ１３ｎのオフ時
の抵抗はＲ８ｕｔ＝２０にΩに対し充分無視できるとす
ると、このアナログス、イッチ回路の２０ ｋＨｚにお
ける減衰度はおおよそ次のようになる。まず、ＦＥＴ、
（１１ｐ）がオン状態の場合の伝達度が、 ２０にΩ ２０．５ ｋΩ牛 ９７チ ＦＥＴ （１１ｐ）がオフ状態のときの伝達度が００２ ２Ｍｆ−０，００１％ とみなせ減衰度は ９７％ ＃ｌＸ１０５ 環可ｌ となシ、約１００ ｄＢに改善される。
勿論、入力信号周波数が２０ ｋＨｚよりも小さければ
小さい程、ＦｇＴ 、 １１ ｐのＣＤ２の影響が無視
できるようになり、よシ良好な減衰度を得られ、問題は
ない。
小さい程、ＦｇＴ 、 １１ ｐのＣＤ２の影響が無視
できるようになり、よシ良好な減衰度を得られ、問題は
ない。
尚、上記実施例では信号経路となるＦＥＴをｐチャンネ
ルとし、出力端Ｂと接地電源間をスイ、チングするトラ
ンジスタとしてｎｐｎ型のものを用いた場合につき説明
したが、制御電圧信号ｖｃに対し、オンオフ動作がお互
いに逆となるもｉ譬 のであれば、第６図に示すように、ＦＥＴを（図の１１
ｎ）とし、トランジスタをｐｎｐ型（図の１３ｐ）のも
ので構成してもよい。その場合には、制御信号の極性が
第５図に示すものと逆になるが動作は同様であるから、
第６図と同一構成分には同一符号を付し、その説明は省
略する。
ルとし、出力端Ｂと接地電源間をスイ、チングするトラ
ンジスタとしてｎｐｎ型のものを用いた場合につき説明
したが、制御電圧信号ｖｃに対し、オンオフ動作がお互
いに逆となるもｉ譬 のであれば、第６図に示すように、ＦＥＴを（図の１１
ｎ）とし、トランジスタをｐｎｐ型（図の１３ｐ）のも
ので構成してもよい。その場合には、制御信号の極性が
第５図に示すものと逆になるが動作は同様であるから、
第６図と同一構成分には同一符号を付し、その説明は省
略する。
以上のように、ダート電極を制御端子とし九ＦＦＥＴを
信号入力端と信号出力端との間に直列に設け、コレクタ
・エミッタ電流路が上記、電界効果型トランジスタの負
荷と並列に接続され、そのペース電極が前記ケ゛−ト電
極と接続された、制御信号による導通非導通動作が上記
電界効果型トランジスタと逆であるトランジスタを設置
することにより、上記ＦＥＴがオン状態のときには入力
信号をＦＥＴを介して出力端に伝達し、逆にＦＥＴがオ
フのときには出力端の負荷を短絡して、上記Ｆ’ＥＴの
ドレイン・ソース間容量ＣＤＩ＋の影響による信号漏洩
分を負荷に供給させないようにする。従って、この発明
によれば、伝達状態の伝達損失を低減でき、簡単な構成
で、信号漏洩が著しく低減され、飛跳的に減衰度の向上
した電子スイッチ回路を提供することができる。
信号入力端と信号出力端との間に直列に設け、コレクタ
・エミッタ電流路が上記、電界効果型トランジスタの負
荷と並列に接続され、そのペース電極が前記ケ゛−ト電
極と接続された、制御信号による導通非導通動作が上記
電界効果型トランジスタと逆であるトランジスタを設置
することにより、上記ＦＥＴがオン状態のときには入力
信号をＦＥＴを介して出力端に伝達し、逆にＦＥＴがオ
フのときには出力端の負荷を短絡して、上記Ｆ’ＥＴの
ドレイン・ソース間容量ＣＤＩ＋の影響による信号漏洩
分を負荷に供給させないようにする。従って、この発明
によれば、伝達状態の伝達損失を低減でき、簡単な構成
で、信号漏洩が著しく低減され、飛跳的に減衰度の向上
した電子スイッチ回路を提供することができる。
第１図は従来の電子スイッチ回路を示す回路図、第２図
はＦＥＴのドレイン電流とドレイン・ソース間電圧の関
係を示す図、第３図は第１図で示す回路の各部の信号波
形を示す図、第４図は従来の他の電子スイッチ回路を示
す回路図、第５図はこの発明の一実施例に係る電子スイ
ッチ回路を示す回路図、第６図はこの発明の他の実施例
を示す回路図、である。 １１ｐ・・・ｐチャンネルＦＥＴ、Ｊｏｎ・・・ｎｆヤ
ンネルＰＥＴ、Ｊ、？・・・制御信号源、１３ｎ・・・
ｎｐｎトランジスタ、１３ｐ・・・ｐｎｐ ）ランジス
タ、Ｎ・・・入力端、Ｂ・・・出力端、Ｃ，、、制御端
子、Ｒｏｕｔ・・・出力負荷。
はＦＥＴのドレイン電流とドレイン・ソース間電圧の関
係を示す図、第３図は第１図で示す回路の各部の信号波
形を示す図、第４図は従来の他の電子スイッチ回路を示
す回路図、第５図はこの発明の一実施例に係る電子スイ
ッチ回路を示す回路図、第６図はこの発明の他の実施例
を示す回路図、である。 １１ｐ・・・ｐチャンネルＦＥＴ、Ｊｏｎ・・・ｎｆヤ
ンネルＰＥＴ、Ｊ、？・・・制御信号源、１３ｎ・・・
ｎｐｎトランジスタ、１３ｐ・・・ｐｎｐ ）ランジス
タ、Ｎ・・・入力端、Ｂ・・・出力端、Ｃ，、、制御端
子、Ｒｏｕｔ・・・出力負荷。
Claims (1)
- ダート電極が制御端子とされ信号入力端子と信号出力端
子との間に直列に設けられた電界効果型トランジスタと
、コレクターエミッタ［流路が上記電界効果型トランジ
スタの負荷と並列に接続され、そのペース電極が前記り
°−ト電極と接続された、制御信号による導通非導通動
作が上記電界効果型トランジスタと逆であるトランジス
タとを具備したことを特徴とする電子スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12173782A JPS5912622A (ja) | 1982-07-13 | 1982-07-13 | 電子スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12173782A JPS5912622A (ja) | 1982-07-13 | 1982-07-13 | 電子スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5912622A true JPS5912622A (ja) | 1984-01-23 |
Family
ID=14818628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12173782A Pending JPS5912622A (ja) | 1982-07-13 | 1982-07-13 | 電子スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650741A (en) * | 1993-05-27 | 1997-07-22 | Fujitsu Limited | Power line connection circuit and power line switch IC for the same |
-
1982
- 1982-07-13 JP JP12173782A patent/JPS5912622A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650741A (en) * | 1993-05-27 | 1997-07-22 | Fujitsu Limited | Power line connection circuit and power line switch IC for the same |
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