JPS59124736A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59124736A JPS59124736A JP23377182A JP23377182A JPS59124736A JP S59124736 A JPS59124736 A JP S59124736A JP 23377182 A JP23377182 A JP 23377182A JP 23377182 A JP23377182 A JP 23377182A JP S59124736 A JPS59124736 A JP S59124736A
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- JP
- Japan
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- type
- layer
- diffusion layer
- conductivity type
- buried
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、詳しくは高耐圧トラン
ジスタを含む集積回路の製造方法に関する。
ジスタを含む集積回路の製造方法に関する。
（２）技術の背景
高耐圧トランジスタを含む集積回路として第（１）
１図の断面図に示される構造のものが開発され、同図に
おいて、１はｐ型基板、２はｎ型のエピタキシャル層、
３はｎ＋型の埋没拡散層、４はｐ＋型の下方（または埋
込み）アイソレーション層、４ａはｐ＋型の上方アイソ
レーションＮ（上方アイソレーション層と下方の埋込み
アイソレーション層は図示の如く連結している）、Ｃ，
Ｒ，Ｆ、はそれぞれコレクタ電極、ベース電極、エミッ
タ電極を示す。
おいて、１はｐ型基板、２はｎ型のエピタキシャル層、
３はｎ＋型の埋没拡散層、４はｐ＋型の下方（または埋
込み）アイソレーション層、４ａはｐ＋型の上方アイソ
レーションＮ（上方アイソレーション層と下方の埋込み
アイソレーション層は図示の如く連結している）、Ｃ，
Ｒ，Ｆ、はそれぞれコレクタ電極、ベース電極、エミッ
タ電極を示す。
（３）従来技術と問題点
第１図に示した集積回路において、トランジスタは２０
０ｖ程度の耐圧をもつ。通常、アイソレーション層とコ
レクタの耐圧は、埋没拡散層３と基板１のｐｎ接合によ
り制限されるのであるが、そこに電界集中が発生し図示
のものにおいては前記の耐圧が眼界である。
０ｖ程度の耐圧をもつ。通常、アイソレーション層とコ
レクタの耐圧は、埋没拡散層３と基板１のｐｎ接合によ
り制限されるのであるが、そこに電界集中が発生し図示
のものにおいては前記の耐圧が眼界である。
上記に説明した上方と下方のアイソレージロン層をもつ
集積回路において、トランジスタの耐圧を向上せしめる
ための研究がなされ、例えばｐ型基板１の不純物濃度を
下げる方法などが提案さく２） れたが、過度に低濃度にしたときはｐ型基板部のｎ型反
転という問題が発生して実施不能であり、本願発明者の
調査した限りにおいて上記の耐圧が著しく向上せしめら
れた集積量１洛の例は見出されない。
集積回路において、トランジスタの耐圧を向上せしめる
ための研究がなされ、例えばｐ型基板１の不純物濃度を
下げる方法などが提案さく２） れたが、過度に低濃度にしたときはｐ型基板部のｎ型反
転という問題が発生して実施不能であり、本願発明者の
調査した限りにおいて上記の耐圧が著しく向上せしめら
れた集積量１洛の例は見出されない。
（４）発明の目的
本発明は上記従来の問題に鑑み、−導電型の半導体（シ
リコン）基板にエピタキシャル層を成長し、反対導電型
の埋没拡ｆｌｋと同導電型の埋込みアイソレーション層
を形成し、埋込みアイソレーション層の上方にアイソレ
ーション層を形成し、埋没拡散層とこれらのアイソレー
ション層によって限定される領域にトランジスタを形成
する方法において、このトランジスタの耐圧が増大せし
められる半導体集積回路の製造方法を提供することを目
的とする。
リコン）基板にエピタキシャル層を成長し、反対導電型
の埋没拡ｆｌｋと同導電型の埋込みアイソレーション層
を形成し、埋込みアイソレーション層の上方にアイソレ
ーション層を形成し、埋没拡散層とこれらのアイソレー
ション層によって限定される領域にトランジスタを形成
する方法において、このトランジスタの耐圧が増大せし
められる半導体集積回路の製造方法を提供することを目
的とする。
（５）発明の構成
そしてこの目的は本発明によれば、−導電型の半導体基
板上に低濃度の反対導電型のエピタキシャル層を成長す
る工程、いずれも高濃度の反対（３） 導電型の埋没拡散層と同導電型押込みアイソレーション
層を形成する工程、再度低濃度の反対導電型エピタキシ
ャル層を成長する工程、いずれも高濃度の反対導電型の
コレクタ領域と同導電型アイソレーション層を形成する
工程およびベース領域とエミッタ領域を形成し配線を設
ける工程を含むことを特徴とする半導体装置の製造方法
を提供することによって達成される。
板上に低濃度の反対導電型のエピタキシャル層を成長す
る工程、いずれも高濃度の反対（３） 導電型の埋没拡散層と同導電型押込みアイソレーション
層を形成する工程、再度低濃度の反対導電型エピタキシ
ャル層を成長する工程、いずれも高濃度の反対導電型の
コレクタ領域と同導電型アイソレーション層を形成する
工程およびベース領域とエミッタ領域を形成し配線を設
ける工程を含むことを特徴とする半導体装置の製造方法
を提供することによって達成される。
（６）発明の実施例
以下本発明実施例を図面によって詳述する。
本願の発明者は上記の如くｎ型エピタキシャル層をもう
１段追加して成長させ、トランジスタの耐圧をそれぞれ
不純物濃度の低いエピタキシャル層とｐ型基板とで決る
ようにすることを考え出した。かかる集積回路を作る方
法を以下工程順に説明する。
１段追加して成長させ、トランジスタの耐圧をそれぞれ
不純物濃度の低いエピタキシャル層とｐ型基板とで決る
ようにすることを考え出した。かかる集積回路を作る方
法を以下工程順に説明する。
先ずｐ型シリコン基板１１に、厚さ６μｍのｎ型のエピ
タキシャル層１２（比抵抗１５Ω・ｃｍ）を成長し、表
面を通常の技術で酸化しく熱酸化）、二酸化シリコン（
５ｉ０２）膜１３を、＋０００人の膜厚に形（４） 成する（第２図（ａ））。なお図において、ＳｉＯ２膜
１３は膜厚を誇張して示しである。
タキシャル層１２（比抵抗１５Ω・ｃｍ）を成長し、表
面を通常の技術で酸化しく熱酸化）、二酸化シリコン（
５ｉ０２）膜１３を、＋０００人の膜厚に形（４） 成する（第２図（ａ））。なお図において、ＳｉＯ２膜
１３は膜厚を誇張して示しである。
次いで埋没拡散用の窓１４ａを窓開けする（第２図（ｂ
））。引続き、アンチモンまたは砒素を例えばイオン注
入法でイオン注入し、シート抵抗ρ５−２０Ω／口、深
さχｊ＝３μｍの埋没拡散層１イを形成する。
））。引続き、アンチモンまたは砒素を例えばイオン注
入法でイオン注入し、シート抵抗ρ５−２０Ω／口、深
さχｊ＝３μｍの埋没拡散層１イを形成する。
次いで、下方（埋込み）アイソレーション層を形成する
ための窓１５ａを窓開けする（第２図ｆｃｌ）。引続き
例えばホウ素を拡散し、シート抵抗ρ５＝４００Ω／口
、深さχｊ＝５μｍのｐ＋＋拡散Ｎ１５を形成する。
ための窓１５ａを窓開けする（第２図ｆｃｌ）。引続き
例えばホウ素を拡散し、シート抵抗ρ５＝４００Ω／口
、深さχｊ＝５μｍのｐ＋＋拡散Ｎ１５を形成する。
次いで、５ｉ０２膜１３を除去し、第２図（ｄ＋に示さ
れるように２度目のｎ型エピタキシャル層１６を３０μ
ｍの厚さに成長する（比抵抗Ｉ５Ω・ｃｍ）。引続き、
第２図ｆａｔを参照して説明した場合と同様に、熱酸化
によって４０００人の膜厚の５ｉ０２膜１７を形成する
。
れるように２度目のｎ型エピタキシャル層１６を３０μ
ｍの厚さに成長する（比抵抗Ｉ５Ω・ｃｍ）。引続き、
第２図ｆａｔを参照して説明した場合と同様に、熱酸化
によって４０００人の膜厚の５ｉ０２膜１７を形成する
。
次いで、第２図（ｅｌに示される如く、コレクタ拡散窓
ｌＦ１ａを窓開けし、例えば砒素を拡散して（５） ｎ＋型のコレクタ領域１８（シート抵抗ρｓ＝５Ω／口
、拡散深さχｊ＝５μｍ）を形成する。
ｌＦ１ａを窓開けし、例えば砒素を拡散して（５） ｎ＋型のコレクタ領域１８（シート抵抗ρｓ＝５Ω／口
、拡散深さχｊ＝５μｍ）を形成する。
次いで、第２図（Ｃ）を参照して説明した如くアイソレ
ーション拡散によって上方アイソレーション層２５を形
成する（シート抵抗ρｓ＝３Ω／口、拡散深さχｊ＝１
８ｐｍ）。
ーション拡散によって上方アイソレーション層２５を形
成する（シート抵抗ρｓ＝３Ω／口、拡散深さχｊ＝１
８ｐｍ）。
続いて、従来の技術を用いベース領域１９、エミッタ領
域２０を形成し、電極窓開けをなし、配線を形成すると
、第２図（ｆｌに示される集積回路が得られる。なお同
図において、Ｂ、Ｂ、Ｃはそれぞれベース電極、エミッ
タ電極、コレクタ電極を模式的に示す。
域２０を形成し、電極窓開けをなし、配線を形成すると
、第２図（ｆｌに示される集積回路が得られる。なお同
図において、Ｂ、Ｂ、Ｃはそれぞれベース電極、エミッ
タ電極、コレクタ電極を模式的に示す。
本願発明者の実験によると、上記の集積回路において、
トランジスタの耐圧は２５０ｖにまで改善されているこ
とが確認された。これは、ｎ型エピタキシャル層を２度
成長させることにより、ｎ＋＋埋没拡散層は不純物濃度
の低いｎ型エピタキシャル層１２を間においてｐ型基板
１１と接合する構造となっているので、ｎ＋型型数散層
まわりと下方部分の電界築巾がなくなり耐圧が向」ニす
るものと（６） 理解される。
トランジスタの耐圧は２５０ｖにまで改善されているこ
とが確認された。これは、ｎ型エピタキシャル層を２度
成長させることにより、ｎ＋＋埋没拡散層は不純物濃度
の低いｎ型エピタキシャル層１２を間においてｐ型基板
１１と接合する構造となっているので、ｎ＋型型数散層
まわりと下方部分の電界築巾がなくなり耐圧が向」ニす
るものと（６） 理解される。
（７）発明の効果
り上詳細に説明したように、本発明の方法によると、ｎ
”型理投数ｆｌ＆ Ｈと、押込みアイソレーション層お
よび上方アイソレーション層とによって囲まれた領域内
に、トランジスタを形成し、ｎ＋型埋没拡散層のまわり
と下方には濃度の低いｎ型エピタキシャル層が存在する
ため、ｎ＋型埋没拡散層のまわりの電界集中がなくなり
、耐圧が向上せしめられる効果がある。
”型理投数ｆｌ＆ Ｈと、押込みアイソレーション層お
よび上方アイソレーション層とによって囲まれた領域内
に、トランジスタを形成し、ｎ＋型埋没拡散層のまわり
と下方には濃度の低いｎ型エピタキシャル層が存在する
ため、ｎ＋型埋没拡散層のまわりの電界集中がなくなり
、耐圧が向上せしめられる効果がある。
第１図は従来の上方と下方の２層のアイソレーション層
をもった３１′導体築積回路の断面図、第２図は本発明
の方法を実施する工程における半導体装置要部の断面図
である。 １１−・ｐ型シリコン基板、１２−ｒｉ型エピタキシャ
ル層、１３−３ｉ０２膜、１４−−ｎ＋型理没拡散層、
１５−埋込みアイソレーションＭ、１６−ｎ形エピタキ
シャル層、１７−５ｉ０２膜、Ｉ８−コレクタ（７） 領域、１９−ベース領域、２０−エミ・νり領域時 許
出願人 富士通株式会社 （８） 第２図 第２図 （０）ＢＥＣ
をもった３１′導体築積回路の断面図、第２図は本発明
の方法を実施する工程における半導体装置要部の断面図
である。 １１−・ｐ型シリコン基板、１２−ｒｉ型エピタキシャ
ル層、１３−３ｉ０２膜、１４−−ｎ＋型理没拡散層、
１５−埋込みアイソレーションＭ、１６−ｎ形エピタキ
シャル層、１７−５ｉ０２膜、Ｉ８−コレクタ（７） 領域、１９−ベース領域、２０−エミ・νり領域時 許
出願人 富士通株式会社 （８） 第２図 第２図 （０）ＢＥＣ
Claims (1)
- 一導電型の半導体基板上に低濃度の反対導電型のエピタ
キシャル層を成上する工程、いずれも高濃度の反対導電
型の埋没拡＋１Ｊ１層と同導電型埋込みアイソレーショ
ン層を形成する工程、再度低濃度の反対導電型エピタキ
シャル層を成長する工程、いずれも高濃度の反対導電型
のコレクタ領域と同導電型アイソレーション層を形成す
る工程およびベース領域とエミッタ領域を形成し配線を
設ける工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23377182A JPS59124736A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23377182A JPS59124736A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124736A true JPS59124736A (ja) | 1984-07-18 |
Family
ID=16960313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23377182A Pending JPS59124736A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04180249A (ja) * | 1990-11-14 | 1992-06-26 | Mitsubishi Electric Corp | 集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4840838A (ja) * | 1971-09-27 | 1973-06-15 | ||
| JPS5753670A (en) * | 1980-09-18 | 1982-03-30 | Hitachi Ltd | Forecast display device for moving target |
-
1982
- 1982-12-29 JP JP23377182A patent/JPS59124736A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4840838A (ja) * | 1971-09-27 | 1973-06-15 | ||
| JPS5753670A (en) * | 1980-09-18 | 1982-03-30 | Hitachi Ltd | Forecast display device for moving target |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04180249A (ja) * | 1990-11-14 | 1992-06-26 | Mitsubishi Electric Corp | 集積回路装置 |
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