JPS59117888A - カラ−信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＶＴＲ等のカラー映像信号を記録再生する装
置において、再生時に発生するカラー信号の時間軸変動
（ジッター成分）の補正をより忠実に行なうために搬送
色信号に含まれる／く−スト信号のレベルを増加して記
録する記録再生装置の信号処理回路に関するもので、特
にカラー信号処理回路を集積回路（以下ＩＣと呼ぶ）化
したときに有効な回路、構成を提供するものである。

産業上の利用分野 ＶＨＳ方式ＶＴＲは、家庭用として磁気テープを経済的
に利用するという観点から高密度記録方式が採用されて
おり、かつ再生カラー映像信号の時間軸変動（ジッター
成分）を補正するのに用いられる再生バースト信号のＳ
／Ｎ比を向上させるためバースト信号のレベルを標準よ
り６ｄＢ増加して記録する方法が行なわれている。

寸だ、時間軸変動を補正するのに用いられる再生バース
ト信号を抽出するパーストゲートパルスのパルス巾より
も前後共に若干広めのパルスを用いて、バースト信号の
増減を行なう方法を、本発明者等は特願昭６７−１２３
５６９号として提案している。

上記提案のカラー信号処理回路をＩＣ化する場合ゲート
パルスは、水平同期信号をもとにしてクロック信号（２
ＭＨｚ〜１０　ＭＨｚ　）によるシフトレジスタ方式の
ディジタル処理回路で発生し、バースト信号の増減回路
および搬送色信号よりバースト信号を抽出するパースト
ゲート回路はアナログ処理回路で構成することが、十分
な性能を確保し、かつ外付部品点数を削減できることか
ら最適である。

一般に、ディジタル処理回路とアナログ処理回路を１チ
ツプＩＣにすることは、ＩＣ規模が大きくなることや、
ＩＣの拡散プロセスが複雑になることから、ディジタル
信号処理部とアナログ信号処理部を２ＩＣに分割しそれ
ぞれ最適の拡散プロセスでＩＣ化する方が性能的にもま
たコスト的にも有利な場合が多い。しかしながら、上記
提案のカラー信号処理回路をディジタル信号処理部とア
ナログ信号処理部との別々のＩＣで構成する時には、デ
ィジタル信号処理部から２つの異なるパルスを出力する
２つの出力端子が必要であり、まだアナログ信号処理部
でもそれぞれのパルスを入力する２つの入力端子が必要
となる等の欠点があった。

発明の目的 本発明は、上記欠点を除去するだめディジタル信号処理
部で発生したパルス巾の異なる２つのノくルスをディジ
タル処理回路で混合し、１つの出力端子より出力するこ
とによって、ＩＣの端子数を削減することによりカラー
信号処理回路を簡素化しようとするものである。

発明の構成 本発明のカラー信号処理回路は、搬送色信号に含まれる
バースト信号のレベルを増加して記録し、再生時に元の
バースト信号のレベルに戻し、かつ再生された搬送色信
号よりバースト信号を抽出し、このバースト信号に位相
同期して、前記再生搬送色信号の時間軸変動を補正する
連続信号を作成するに際し、前記再生された搬送色信号
中のバースト信号のタイミングと時間的にほぼ一致する
第１のパルスとこの第１のパルスより前後共にパルス１
］の広い第２のパルスを発生し、この２つのパルスを混
合する混合回路を含むディジタル信号処理回路部と、１
油記需送色信号のバースト信号レベルを増減するペース
ト信号処理回路と前記バースト信号を抽出するパースト
ゲート回路とを含むアナログ信号処理回路部とを有し、
前記ディジタル信号処理回路部の１つの出力端子より前
記混合回路の出力信号を出力し、この出力信号を前記ア
ナログ信号処理回路部の入力端子に入力したことを特敵
とする。

実施例の説明 本発明の一実施例のブロック図を第１図に示す。

第１図において、１は水平同期信号が入力される入力端
子、２はディジタルエＣ１３はアナログＩＣ。

（２−１）　　、　（２−６）および（３−１）はそれ
ぞれのＩＣの入出力端子である。

入力端子１からの水平同期信号は、ディジタルＩＣ２０
入力端子２−１に入力され、第１のノくルス発生回路２
−２．および第２のパルス発生回路２−３に供給される
。第１のパルス発生回路２−２は、水平同期信号をもと
にしてバースト信号のタイミングと時間的にほぼ一致す
る第１のパルスを発生させ、第２のパルス発生回路２−
３’ｌｒｉ、、第１の・くルスのパルス巾より前後共に
若干（約０．３〜１．０μｍ）広い第２のパルスを発生
する。この第１のノくルスと第２のパルスは、混合回路
２−４で混合され、ディジタルＩＣ２の出力端子２−５
に出力される。

第２図は、これらのパルスのタイミングを示すもので、
第２図ａは水平同期信号およびバースト信号を含む複合
映像信号波形、第２図すはバースト信号のタイミングと
時間的にほぼ一致する第１のパルス（ハルスｒ１］カ約
２．６μｓ　　）、第２図ｃｉｊ［１のパルスよりパル
ス巾が前後共に０．４μｓだけ広い第２のパルス、第２
図ｄは第２図す、ｃのそれぞれのパルスを混合回路２−
４で混合し、出力・ｌｉＭ子２−６に出力される出力パ
ルスである。端子２−５に出力された第２図ｄに示す出
力パルスは、アナログＩＣ３の入力端子３−１に供給さ
れ第１のパルス増巾回路３−２および第２のパルス増１
３回路３−３に入力され、第１のパルス増巾回路３−２
の出力には、第２図すに示す第１のパルスが、第２のパ
ルス増巾回路３−３の出力に（ｄ、４２図Ｃに示す第２
のパルスがそれぞれ得られる。第１のパルス増巾回路３
−２の出力画１のパルスは、パーストゲート回路３−４
に加えられ再生搬送色信号に含まれるバースト信号が抽
出される。このバースト信号は、へＰＣ回路３−６に供
給されて再生搬送色信号の時間軸変動が補正される。一
方、第２のパルス増巾回路３−３の出力の第２のパルス
は、バースト信号増減回路３−５に供給され、バースト
信号をｓｄＢ増加まだは減少させる動作を行なうもので
ある。

第３図は、本発明のディジタルＩＣ部の具体構成を示す
回路図、第４図は第３図の実施例の動作を説明するだめ
のタイミング図である。

第３図において、端子１１はクロック信号の入力端子、
１２，１３，１４，１５，１６．はそれぞれリセット端
子付きのフリップフロップ（以下Ｔ−ＦＦと呼ぶ）、１
７．１８は、３人力ＡＮＤゲート、１９．２２は２人力
ＡＮＤゲート、２０はＳＲフリップフロップ（以下５Ｒ
−ＦＦと呼ぶ）、２１．２９は、Ｄタイプフリップフロ
ップ（以下Ｄ−ＦＦと呼ぶ）、２３は２人力ＯＲゲート
、２４゜２５はインバータ、２６はＰチャンネルトラン
ジスタ、２アはＮチャンネルトランジスタ、２８゜２９
は負荷抵抗３０は出力端子、３１は水平同期信号を入力
する入力端子である。

第３図の実施例の動作を第４図に示すタイミング図を用
いて説明する。今、クロック入力端子１１に１ｅｏｆＨ
（ｆＨは水平走査周波数で約１５．７３ＫＨｚ）の信号
をクロック信号（第４図ａ）として入力し１時間１−０
のときに入力端子３１に水平同期信号（第４図０）が入
力されると、１）−ＦＦ１７のＱ　出力（ｒｉハイレベ
ルＨｉからロウレベルＬｏｗに変化するためＴ−ＦＦ１
２〜１６のリセットが解除され、Ｔ−ＦＦ１２〜１６は
動作しはじめ、クロック信号の１３ケ目にＡＮＤゲート
１７（第４図ｑ）がＬ　ｏｗ　−＞　Ｈｉに変化し、３
）１−ＦＦ２０はセットされクロック信号の２１ケ目に
ＡＮＤゲ−Ｍ　８　（第４図ｈ）がＬ　ＯＷ　−）　Ｈ
ｉに変化するため、５Ｒ−ＦＦ２０はリセットされる。

その結果５Ｒ−ＦＦ２０の出力には第４図１に示すノく
ルス信号が得られる。５ＩＲ−ＦＦ２０かりセットされ
ると５Ｒ−ＦＦ２０のＱ出力によってＡ　ｉ”Ｊ　Ｄゲ
ート１９の出力（第４図］）がＬｏｗ　−＋　Ｈｉに変
１ヒし、Ｄ−ＦＦ２９かりセントされ、その結果Ｔ−Ｆ
Ｆ１２〜１６もリセットされる。

５Ｒ−ＦＦ２０の出力信号（第４図１）の／々ルスタイ
ミングは、クロック信号（１ｅｏｆＨ）の周期がＴｍＦ
３．４μｓであるから水平同期信号の立上りより約５．
０μｓ　（正確には４．８μｓ〜５．２μｓ）遅れ、パ
ルス巾が約３，２μｓのノ（ルス信号となる。

Ｄ−ＦＦ２１のＤ入力端子に上記３）１−ＦＦ２０の出
力信号を入力し、Ｄ−ＦＦ２１のクロック端一へに上記
１６Ｃ）ｆＨのクロック信号を入力するとＤ−ＦＦ２１
の出力信号は、第４図℃に示すように５Ｒ−ＦＦ２０の
出力信号（第４図１）よりＴ中０．４μｓだけ遅れたパ
ルス信号が得られる。

５Ｒ−ＦＦ２０とＤ−ＦＦ２１の出力信号をＡＮＤゲー
ト２２に入力するとその出力には第４図ｍに示すパルス
信号が得られ、まだ５Ｒ−ＦＦ２０とＤ−ＦＦ２１の出
力信号をＯＲゲート２３に入力するとその出力には第４
図ｎに示すパルス信号が得られる。

第４図ｍおよびｎに示す出力信号は、第２図すの第１の
パルスおよび第２図Ｃに示す第２のパルスのタイミング
とほぼ一致している。

また、ＡＮＤゲート２２．ＯＲゲート２３の出力をイン
バータ２４．２５を介してそれぞれＰチャンネルトラン
ジスタ２６．Ｎチャンネルトランジスタ２７のゲート端
子に入力すると出力端子３０には、第４図℃に示すよう
に第１のパルスと第２のパルスとを混合した出力信号が
得られる。すなわち、インバータ２４，２５、Ｐチャン
ネルトランジスタ２６、Ｎチャンネルトランジスタ２７
、および負荷抵抗２８．２９は、ＡＮＤゲート２２から
の第１のパルスとＯＲゲート２３からの第２のパルスを
混合する混合回路をディジタルＩＣでもって構成してい
る。

第５図は、アナログＩＣ部の具体構成例で上記混合回路
からの信号を入力して第１のパルスと第２のパルスを作
るパルス増巾回路の一実施例を示すものである。第５図
において、端子４１は、混合回路からの信号が入力され
る入力端子、４２．４３は差動増巾器、４４．４５はＰ
ＮＰ　トランジスタ、４６．４７はそれぞれ第１のパル
スおよび第２のパルスを出力する出力端子である。丑だ
、抵抗Ｒ１゜Ｒ２，Ｒ３は、差動増巾５４２，４３の値
を設定する抵抗値である。端子４１に入力される信号の
レベルが第５図に図示したように電源電圧Ｖｃｃに対し
て１ＶｃｃよシＨｉ　レベルでは第１のパルスのパルス
巾であり、Ｌｏｗレベルでは第２のパルス巾であるとき
を考えると、値を設定する抵抗値ｆＬ１．Ｒ２゜の上式
を満足する値に選ばれる。

従って、第５図に示す回路における差動増巾器４２、ト
ランジスタ４４は、第１のパルス増巾回路を構成し、差
動増巾器４３、トランジスタ４５は、第２のパルス増巾
回路を構成するものである。そして出力端子４６には第
１のパルスが得られ、出力端子４７には第２のパルスが
得られる。

発明の効果 以上のように本発明によれば、実施例で説明したように
、カラー信号処理回路を集積回路（ＩＣ）化する場合に
、ディジタル信号処理ＩＣでもってバースト信号を抽出
する第１のパルスと、搬送色信号のバースト信号レベル
を増減する第２のパルスを発生し、かつこの２つのパル
スをディジタル信号処理ＩＣで混合することによってパ
ルス発生部の外付部品点数が削減でき、さらにＩＣの出
力端子が減少できるのでカラー信号処理回路が簡素にな
る等その効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例におけるカラー信号処理回路
のブロック図、第２図は同実施例におけるパルスのタイ
ミングを示す波形図、第３図は同実施例の要部のディジ
タルＩＣの具体実施例を示すブロック図、第４図は第３
図の動作を説明するだめの各信号のタイミングを示せ波
形図、第５図は同実施例の要部のアナログＩＣの具体実
施例を示す電気的結線図である。 １−・・・・水平同期信号入力端子、２・・・ディジタ
ルＩＣｌ３・・−アナログＩＣ，２−２，２−３・・・
・−パルス発生回路、２−４・・・・・・混合回路、３
−２゜３−３−・・・パルス増巾回路、３−４−・　パ
ーストゲート回路、３−５−　・バースト信号増減回路
、３−６・・・・・−ＡＰＣ回路。

Claims (1)

1. 【特許請求の範囲】 搬送色信号に當まれるバースト信号のレベルを増加して
   記録し、再生時に元のバースト信号のレベルに戻し、か
   つ再生された搬送色信号よりバースト信号を抽出し、こ
   のバースト信号に位相同期して、前記再生搬送色信号の
   時間軸変動を補正する連続信号を作成するに際し、前記
   再生された搬送色信号のバースト信号のタイミングと時
   間的にほぼ一致する第１のパルスとこの第１のパルスよ
   り前後共にパルス巾の広い第２のパルスを発生し。 この２つのパルスを混合する混合回路を含むディジタル
   信号処理回路部と、前記搬送色信号のバースト信号レベ
   ルを増減するバースト信号処理回路と前記バースト信号
   を抽出するパーストゲート回路とを含むアナログ信号処
   理回路部とを有し、前記ディジタル信号処理回路部の１
   つの出力端子より前記混合回路の出力信号を出力し、こ
   の出力信号を前記アナログ信号処理回路部の入力端子に
   入力したことを特徴とするカラー信号処理回路。