JPS59111526A - 信号処理方式 - Google Patents
信号処理方式Info
- Publication number
- JPS59111526A JPS59111526A JP22066682A JP22066682A JPS59111526A JP S59111526 A JPS59111526 A JP S59111526A JP 22066682 A JP22066682 A JP 22066682A JP 22066682 A JP22066682 A JP 22066682A JP S59111526 A JPS59111526 A JP S59111526A
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- JP
- Japan
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- register
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Links
- 238000003672 processing method Methods 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 4
- 101150065817 ROM2 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 208000036343 KIF1A related neurological disease Diseases 0.000 description 1
- 244000062939 Leptospermum ericoides Species 0.000 description 1
- 235000017763 Leptospermum ericoides Nutrition 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005235 decoking Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はアナログ信号をディジタル信号に変換して高速
に処理するディジタル信号処理プロセッサの信号処理方
式に係り、ストローブ信号に高速に同期ｌ〜で、次の内
部処理のプログラムの実行を行う信号処理方式に関する
ものである。
に処理するディジタル信号処理プロセッサの信号処理方
式に係り、ストローブ信号に高速に同期ｌ〜で、次の内
部処理のプログラムの実行を行う信号処理方式に関する
ものである。
（ｂｌ 従来技術と問題点
以下、従来信号処理方式を誠１図並びに第２図を用い゛
て散１明する。
て散１明する。
第１図１テイジタル信号処理プロセッサの要部のブロッ
ク図、第２図は従来例のストローブ信号との同期時の各
部のタイムチャートで（ＡＩＢプログラムカウンタ１
、（Ｂ） Ｕ命令レジスタ３１． （Ｃ）は命令レジス
タ４．０）ｌｉｄ人カヌカストローブ信号社））は入力
バッファレジスタ６．ＣＦ）ｉＪ入カデータフラグ（Ｆ
’Ｆ’７の出力）５Ｇ）は内部クロックを示す。
ク図、第２図は従来例のストローブ信号との同期時の各
部のタイムチャートで（ＡＩＢプログラムカウンタ１
、（Ｂ） Ｕ命令レジスタ３１． （Ｃ）は命令レジス
タ４．０）ｌｉｄ人カヌカストローブ信号社））は入力
バッファレジスタ６．ＣＦ）ｉＪ入カデータフラグ（Ｆ
’Ｆ’７の出力）５Ｇ）は内部クロックを示す。
図中１はプログラムカウンタ、２Ｆｉ命令用ＲＯＭ。
３メ４け命令レジスタ、５はデコーダ、６け入力バッフ
ァレジスタ、７けストローブ信号の入力データフラグ変
化用フリップフロップ（以下ＦＦと称すλ８は内部処理
を行う算術論理演算ユニット、９は内部処理を行うＲＡ
Ｍ、ｌ（ｌ出力バッファレジスタ、ｎｌｄ条件分岐命令
、ｎ＋１． ｎ＋２． ｎ＋３はｎＫ！＜次々の内
部網、理のへ令を示し飢２図の（４）のプログラムカウ
ンタのｎ、 ｎ＋１． ｎ＋２゜ｎ−１−３はこれ
等の命令に和尚するアドレスを示す。
ァレジスタ、７けストローブ信号の入力データフラグ変
化用フリップフロップ（以下ＦＦと称すλ８は内部処理
を行う算術論理演算ユニット、９は内部処理を行うＲＡ
Ｍ、ｌ（ｌ出力バッファレジスタ、ｎｌｄ条件分岐命令
、ｎ＋１． ｎ＋２． ｎ＋３はｎＫ！＜次々の内
部網、理のへ令を示し飢２図の（４）のプログラムカウ
ンタのｎ、 ｎ＋１． ｎ＋２゜ｎ−１−３はこれ
等の命令に和尚するアドレスを示す。
入力バッファレジスタ６へ入力データが第２図（８））
の４１口に示す如く入力完了すると、ストローブ信号は
第２図（１））のノ）二に示す如くＬレベルとなる。
の４１口に示す如く入力完了すると、ストローブ信号は
第２図（１））のノ）二に示す如くＬレベルとなる。
このことにより次の内部クロックの立下り点で第２図に
）のホ、へに示す如く、入力データフラグ変化用ＦＦ７
の出力はＨレベルとなり、入カバｐアレジスタロへの入
力データが入力完了したことをデコーダ５に知らせる。
）のホ、へに示す如く、入力データフラグ変化用ＦＦ７
の出力はＨレベルとなり、入カバｐアレジスタロへの入
力データが入力完了したことをデコーダ５に知らせる。
一方、デコーダ５はかかる入力完了を知９、算術論理演
算ユニット８及びＲＡＭ９で内部処理のプログラム動作
を行うために、プログラムカウンタ１より条件分岐命令
及び次々の命令をＲｏｌｌ／ｌ−２よ多出力させるよう
アドレス信号を送らせ、命令レジスタ３、命令レジスタ
４に次々と命令を一担記憶させ出力させる。入力バッフ
ァレジスタ６へのデータの入力が第２図（５））のイ点
にて完了し、入力ストローブ信号が第２図Ｑ））のハ点
にてＬレベルとなりＦＦ７の出力が第２図硬）のホ点に
てＨレベルとなっても、内部クロックの帛低２ザイクル
を要する条件分岐命令レジスタ４−の第２図（Ｃ１のト
点で打１、ＦＴ’７の出力の入力データフラグｆ：Ｌ
Ｌｉレベルであるので、デコーダ５ニ１第２図（３）に
示す如く何屋条件分岐命令をＲＯＭ２よ多出力させるア
ドレス信号を送らせる。命令レジ手 スタ４のｋ ２ 図＋ （Ｃ１のみ点の条件分岐命令の
時点では入力データフラグ６Ｈレベルとなっているので
、デコーダ５σ人カバッファレジスタ６へ入力データが
入力完了したことを知り、この時点以後はプ。
算ユニット８及びＲＡＭ９で内部処理のプログラム動作
を行うために、プログラムカウンタ１より条件分岐命令
及び次々の命令をＲｏｌｌ／ｌ−２よ多出力させるよう
アドレス信号を送らせ、命令レジスタ３、命令レジスタ
４に次々と命令を一担記憶させ出力させる。入力バッフ
ァレジスタ６へのデータの入力が第２図（５））のイ点
にて完了し、入力ストローブ信号が第２図Ｑ））のハ点
にてＬレベルとなりＦＦ７の出力が第２図硬）のホ点に
てＨレベルとなっても、内部クロックの帛低２ザイクル
を要する条件分岐命令レジスタ４−の第２図（Ｃ１のト
点で打１、ＦＴ’７の出力の入力データフラグｆ：Ｌ
Ｌｉレベルであるので、デコーダ５ニ１第２図（３）に
示す如く何屋条件分岐命令をＲＯＭ２よ多出力させるア
ドレス信号を送らせる。命令レジ手 スタ４のｋ ２ 図＋ （Ｃ１のみ点の条件分岐命令の
時点では入力データフラグ６Ｈレベルとなっているので
、デコーダ５σ人カバッファレジスタ６へ入力データが
入力完了したことを知り、この時点以後はプ。
ログラムカウンターには第２図（Ａ）に示す如く次に続
く命令をＲ１０Ｍ２より出力さぜるアドレス信号を送る
ようにする。しかしこの場合は入力ストローブ信号がＬ
レベルになってから、次の命令を命令レジスタ４より出
力するのけ第２図（Ｃ）のり点となるので、内部クロッ
クの５サイクル分遅れる。
く命令をＲ１０Ｍ２より出力さぜるアドレス信号を送る
ようにする。しかしこの場合は入力ストローブ信号がＬ
レベルになってから、次の命令を命令レジスタ４より出
力するのけ第２図（Ｃ）のり点となるので、内部クロッ
クの５サイクル分遅れる。
金入カバッファレジスタ６に入力データが入力完了した
のが第２区側の四点て、入力ストローブ信号がＬレベル
になったのが第２図（Ｄ）の二点で第、２図（Ｆ′）の
へ点に示す如く、入力データフラグが同じ内部クロック
でＨレベルになったとすると、第２３− 図（Ｃ）のチ点の条件分岐命令の時点では、入力データ
フラグはＨレベルになっているので、上記と同しくこの
時膚以後はプログラムカウンターには次に続く命令をＲ
ＯＭ２より出力させるアドレス信号を送る。このように
、入力ストロープ信号がＬレベルとなってから、最も早
く次の命令を命令レジスタ４より出力する場合でも、内
部クロックの）ｄ サイクル分は遅れる。
のが第２区側の四点て、入力ストローブ信号がＬレベル
になったのが第２図（Ｄ）の二点で第、２図（Ｆ′）の
へ点に示す如く、入力データフラグが同じ内部クロック
でＨレベルになったとすると、第２３− 図（Ｃ）のチ点の条件分岐命令の時点では、入力データ
フラグはＨレベルになっているので、上記と同しくこの
時膚以後はプログラムカウンターには次に続く命令をＲ
ＯＭ２より出力させるアドレス信号を送る。このように
、入力ストロープ信号がＬレベルとなってから、最も早
く次の命令を命令レジスタ４より出力する場合でも、内
部クロックの）ｄ サイクル分は遅れる。
以上の如く入力バッファレジスタ６に入力データが入力
完了する入力データフラグの変化点を条件分岐命令で判
別する従来の方法では、条件分岐命令ハ影低内部クロッ
クの２サイクル分ｉＪｇｆるので入力ストロープ信号が
入力完了を示すＬレベルになってから、次の命令を、命
令レジスタ４よ多出力する迄に最低３サイクル〜５サイ
クルの時間を貰し、入力完了を示すストローブ信号に対
する応答が遅い欠点がある。
完了する入力データフラグの変化点を条件分岐命令で判
別する従来の方法では、条件分岐命令ハ影低内部クロッ
クの２サイクル分ｉＪｇｆるので入力ストロープ信号が
入力完了を示すＬレベルになってから、次の命令を、命
令レジスタ４よ多出力する迄に最低３サイクル〜５サイ
クルの時間を貰し、入力完了を示すストローブ信号に対
する応答が遅い欠点がある。
Ｃ１発明の目的
本発明の目的は上記の欠点に鑑み、入力完了を４−
のプログラムの実行を行うことが出来る信号処理方式の
提供にある。
提供にある。
（ｄｌ 発１明の構成
本発明は上記の目的を達ルｙするために、内部処理完了
後洗の入力データが入力バッファレジスタに入力弁、了
すると同時にストローブ信号によりセットされるフリッ
プフロップの出力の入力データフラグの変化点を見つけ
る迄、プログラムカウンタ及び命令レジスタへのクロッ
クを停めるフラグ待ち命令を設け、この命令実行中に該
入力データフラグが変化した時読プログラムカウンタ及
び命令レジスタへのクロックの供給を行う手段を設は該
クロックの供給と同時にプログラムカウンタ及び命令レ
ジスタを同時にスタートさせることでストローブ信号に
高速に同期して次の内部処理のプログラムの実行を行な
うようにしたことを特徴とする０ （ｅｌ 発明の尖施例 以下本発明の信号処理方式の１実施例につき図に−ダ回
路内のプログラムカウンタ及び命令レジスタへの内部ク
ロックを停止５！け供給する回路を中心とじたブロック
図、第４図は本発明の実施例のストローブ信ダどの同筋
時の弓部のタイムチャートで、（Ａｌｕプログラムカウ
ンタ、（Ｂ）命令レジスタ３、（Ｃ）は命令レジスタ４
、［Ｆ］）は入カス、トロープ信号、（社））ｌｌＳ１
′人カバッファレジスタ６、（１’ｉ”）は入力データ
フラグ、矧は内部クロックを示す。
後洗の入力データが入力バッファレジスタに入力弁、了
すると同時にストローブ信号によりセットされるフリッ
プフロップの出力の入力データフラグの変化点を見つけ
る迄、プログラムカウンタ及び命令レジスタへのクロッ
クを停めるフラグ待ち命令を設け、この命令実行中に該
入力データフラグが変化した時読プログラムカウンタ及
び命令レジスタへのクロックの供給を行う手段を設は該
クロックの供給と同時にプログラムカウンタ及び命令レ
ジスタを同時にスタートさせることでストローブ信号に
高速に同期して次の内部処理のプログラムの実行を行な
うようにしたことを特徴とする０ （ｅｌ 発明の尖施例 以下本発明の信号処理方式の１実施例につき図に−ダ回
路内のプログラムカウンタ及び命令レジスタへの内部ク
ロックを停止５！け供給する回路を中心とじたブロック
図、第４図は本発明の実施例のストローブ信ダどの同筋
時の弓部のタイムチャートで、（Ａｌｕプログラムカウ
ンタ、（Ｂ）命令レジスタ３、（Ｃ）は命令レジスタ４
、［Ｆ］）は入カス、トロープ信号、（社））ｌｌＳ１
′人カバッファレジスタ６、（１’ｉ”）は入力データ
フラグ、矧は内部クロックを示す。
図中第１図と同一機能のものは同一記号で示す。
２′に命令用ＲＯＭ、Ｇｌ、Ｇ３．Ｇ４．Ｇ５けアンド
回路、Ｇ２［ナンド回路、ＦｌけＦＦ、 ｎ’Ｈフラグ
待ち命令、ｎ＋１〜ｎ＋６はｎ′に続く次々の命令を示
し、第４図（５）のプログラムカウンタのｎ＋２〜ｎ＋
６はこれ等の命令に和尚するアドレス、ｌｌはノット回
路を示す。
回路、Ｇ２［ナンド回路、ＦｌけＦＦ、 ｎ’Ｈフラグ
待ち命令、ｎ＋１〜ｎ＋６はｎ′に続く次々の命令を示
し、第４図（５）のプログラムカウンタのｎ＋２〜ｎ＋
６はこれ等の命令に和尚するアドレス、ｌｌはノット回
路を示す。
まづ、プログラムカウンタ（ＰＣ）１．命令レジスタ（
ｉＲ，）３．４がイオープルとなシ、入力バッファレジ
スタ６への入力信号によるディジタル信号処理プロセッ
サの内部処理が終り、次の入力信号を入力バッファレジ
スタ６へ受入れる際フラグ待ち命令がＲＯＭ ２’より
出力され、第４図ｔｅｌに示す如く、フラグ待ち命令ｎ
′が命令レジスタ４より、相１閉］のデコーダ５に出力
されると、」３図のアンド回路ＧＩＪびＦ”Ｆ’Ｆ １
に共通に入力さねた信号が１１１１＋レベルとなり、Ｆ
ＦＦｌの出力Ｑは１″レベルにセットされる。入力デー
タが入力バッファレジスタ６に入力党了せず、ストロー
ブ信号がＬレベルなら、ノット回航１１の出力１−１Ｈ
レベルで、ＦＦ７のＱの出カバ″１”ｌ／ベルでナンド
回路Ｇ２の出力は゛ｌ、−、ｌ″レベルんあｐ１プログ
ラムカウンター、命令レジスタ３，４にＣｊ内部クロッ
クは供給されずプログラムは遂ｔｚい、入力データが入
力バッファ１／ジスタロへ８Ｐ４図り又はヌに示す如く
入力完了し、入力ストロープ信号がＨレベルとなり、ノ
ット回路１１の出力が第４図ｆｆ）ｌのト又はチに示す
如くＬレベルとなると、次の内部クロックの立下り点に
て％＋４図「）のルに示す如く、ＦＦ７のＱの出力＆：
］ ”１′ルベルと７５従ってＱの出力はＩＩ ＯＩ＋
レベルとなり、ナンド回路Ｇ２の出力に”１″レベルと
なシ、内部クロックにプログラムカラン−７＝ り１１命令レジスタ３，４に同時に併給され、プログラ
ムに速む。即ち第４図Ｑ））のトに示す如く内部クロッ
クの立下り点をわづかすぎてから゛Ｌ′ルベルになった
場合又は内部クロックの立下り点のわづか前に゛′Ｌ″
レベルとなった場合でプログラムが進行し始めるのに内
部クロックの約１サイクル分の差は出るが、ストローブ
信号がＬレベルとなり、次々の内部処理のプログラムを
実行し始めるのには、内部クロックの１サイクル又ネ最
大でも２サイクル以内となる。即ちストローブ信号に高
速に同期して次の内部処理のプログラウの実行を行うこ
とが出来る。尚第３図で本発明で追加した部分りアンド
回路Ｇｌ、ＦＦＦＩ、ナンド回路Ｇ２の部分である。
ｉＲ，）３．４がイオープルとなシ、入力バッファレジ
スタ６への入力信号によるディジタル信号処理プロセッ
サの内部処理が終り、次の入力信号を入力バッファレジ
スタ６へ受入れる際フラグ待ち命令がＲＯＭ ２’より
出力され、第４図ｔｅｌに示す如く、フラグ待ち命令ｎ
′が命令レジスタ４より、相１閉］のデコーダ５に出力
されると、」３図のアンド回路ＧＩＪびＦ”Ｆ’Ｆ １
に共通に入力さねた信号が１１１１＋レベルとなり、Ｆ
ＦＦｌの出力Ｑは１″レベルにセットされる。入力デー
タが入力バッファレジスタ６に入力党了せず、ストロー
ブ信号がＬレベルなら、ノット回航１１の出力１−１Ｈ
レベルで、ＦＦ７のＱの出カバ″１”ｌ／ベルでナンド
回路Ｇ２の出力は゛ｌ、−、ｌ″レベルんあｐ１プログ
ラムカウンター、命令レジスタ３，４にＣｊ内部クロッ
クは供給されずプログラムは遂ｔｚい、入力データが入
力バッファ１／ジスタロへ８Ｐ４図り又はヌに示す如く
入力完了し、入力ストロープ信号がＨレベルとなり、ノ
ット回路１１の出力が第４図ｆｆ）ｌのト又はチに示す
如くＬレベルとなると、次の内部クロックの立下り点に
て％＋４図「）のルに示す如く、ＦＦ７のＱの出力＆：
］ ”１′ルベルと７５従ってＱの出力はＩＩ ＯＩ＋
レベルとなり、ナンド回路Ｇ２の出力に”１″レベルと
なシ、内部クロックにプログラムカラン−７＝ り１１命令レジスタ３，４に同時に併給され、プログラ
ムに速む。即ち第４図Ｑ））のトに示す如く内部クロッ
クの立下り点をわづかすぎてから゛Ｌ′ルベルになった
場合又は内部クロックの立下り点のわづか前に゛′Ｌ″
レベルとなった場合でプログラムが進行し始めるのに内
部クロックの約１サイクル分の差は出るが、ストローブ
信号がＬレベルとなり、次々の内部処理のプログラムを
実行し始めるのには、内部クロックの１サイクル又ネ最
大でも２サイクル以内となる。即ちストローブ信号に高
速に同期して次の内部処理のプログラウの実行を行うこ
とが出来る。尚第３図で本発明で追加した部分りアンド
回路Ｇｌ、ＦＦＦＩ、ナンド回路Ｇ２の部分である。
（ｆ） 発明の効果
以上詳細に費、明せる如く本発明の信号処理方式によれ
は、ストローブ信号に同期して高速に次の内部処理のプ
ログラムの実行を行うことが出来る効果がある。
は、ストローブ信号に同期して高速に次の内部処理のプ
ログラムの実行を行うことが出来る効果がある。
８−
第１図ねディジタル信号処理プロセッサの要部のブロッ
ク図、第２図は従来例のストローブ信号との同ル１時の
各部のタイムチャート、第３区１に本発明のブｊ施例の
デコーク回路内の、プログラムカウンタ汲ひ命令レジス
タへの内部クロックを停止ヌｄ仲°納゛する回路を中心
としたブロック図、第４図は本発明の実施例のストロー
ブ信号との同期時のタイムチャートである。 図中１にプログラムカウンタ、２．２’は命令用ＲＯＭ
、３．４は命令レジスタ、５はデコーダ、６け入力バッ
ファレジスタ、７はストローブ＠号の入力データフラグ
用フリップフロップ、ｓｂＸ、術論理演算ユニット、９
げＲＡＭ’、：＋ＯＦｉ出カバツカバッファレジスタ、
（ン３．Ｇ４．Ｇ！Ｍｊアンド回路、Ｇ２はナンド回路
、Ｆｌｄフリッグフロップ、１１６ノツト回路である。 ５ の 治 ミ 辺 也 ＄ 区 θ（Ｉへ
ク図、第２図は従来例のストローブ信号との同ル１時の
各部のタイムチャート、第３区１に本発明のブｊ施例の
デコーク回路内の、プログラムカウンタ汲ひ命令レジス
タへの内部クロックを停止ヌｄ仲°納゛する回路を中心
としたブロック図、第４図は本発明の実施例のストロー
ブ信号との同期時のタイムチャートである。 図中１にプログラムカウンタ、２．２’は命令用ＲＯＭ
、３．４は命令レジスタ、５はデコーダ、６け入力バッ
ファレジスタ、７はストローブ＠号の入力データフラグ
用フリップフロップ、ｓｂＸ、術論理演算ユニット、９
げＲＡＭ’、：＋ＯＦｉ出カバツカバッファレジスタ、
（ン３．Ｇ４．Ｇ！Ｍｊアンド回路、Ｇ２はナンド回路
、Ｆｌｄフリッグフロップ、１１６ノツト回路である。 ５ の 治 ミ 辺 也 ＄ 区 θ（Ｉへ
Claims (1)
- 内部処理完了後洗の入力データが入力バッファレジスタ
に入力完了すると同時に、ストローブ信号によりセット
されるフリップフロックの出力の入力データフラグの変
化点を見つける迄、プログラムカウンタ及び命令レジス
タへのクロックを停めるフラグ待ち命令を設け、この命
令実行中ＫＭ入カデータフラグが変化した時該プログラ
ムカウンタ及び命令レジスタへのクロックの供給を行う
手段を設け、該ストローブ信号に同期させてプログラム
を実行させることを特徴とする信号処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22066682A JPS59111526A (ja) | 1982-12-16 | 1982-12-16 | 信号処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22066682A JPS59111526A (ja) | 1982-12-16 | 1982-12-16 | 信号処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59111526A true JPS59111526A (ja) | 1984-06-27 |
Family
ID=16754543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22066682A Pending JPS59111526A (ja) | 1982-12-16 | 1982-12-16 | 信号処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111526A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721021A (ja) * | 1993-07-05 | 1995-01-24 | Nec Corp | 情報処理装置 |
| WO2001053935A1 (en) * | 2000-01-21 | 2001-07-26 | Intel Corporation | Method and apparatus for pausing execution in a processor |
| US7127561B2 (en) | 2001-12-31 | 2006-10-24 | Intel Corporation | Coherency techniques for suspending execution of a thread until a specified memory access occurs |
| US7363474B2 (en) | 2001-12-31 | 2008-04-22 | Intel Corporation | Method and apparatus for suspending execution of a thread until a specified memory access occurs |
-
1982
- 1982-12-16 JP JP22066682A patent/JPS59111526A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721021A (ja) * | 1993-07-05 | 1995-01-24 | Nec Corp | 情報処理装置 |
| WO2001053935A1 (en) * | 2000-01-21 | 2001-07-26 | Intel Corporation | Method and apparatus for pausing execution in a processor |
| US6671795B1 (en) | 2000-01-21 | 2003-12-30 | Intel Corporation | Method and apparatus for pausing execution in a processor or the like |
| US7451296B2 (en) | 2000-01-21 | 2008-11-11 | Intel Corporation | Method and apparatus for pausing execution in a processor or the like |
| US7127561B2 (en) | 2001-12-31 | 2006-10-24 | Intel Corporation | Coherency techniques for suspending execution of a thread until a specified memory access occurs |
| US7363474B2 (en) | 2001-12-31 | 2008-04-22 | Intel Corporation | Method and apparatus for suspending execution of a thread until a specified memory access occurs |
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