JPS59109966U - 半導体装置のバイアス印加試験用負荷抵抗体 - Google Patents

半導体装置のバイアス印加試験用負荷抵抗体

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JPS59109966U
JPS59109966U JP388183U JP388183U JPS59109966U JP S59109966 U JPS59109966 U JP S59109966U JP 388183 U JP388183 U JP 388183U JP 388183 U JP388183 U JP 388183U JP S59109966 U JPS59109966 U JP S59109966U
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JP
Japan
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resistor
bias application
load resistor
semiconductor devices
application testing
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Pending
Application number
JP388183U
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English (en)
Inventor
澤口 厚三
Original Assignee
日本電気株式会社
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Publication date
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Priority to JP388183U priority Critical patent/JPS59109966U/ja
Publication of JPS59109966U publication Critical patent/JPS59109966U/ja
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  • Testing Of Individual Semiconductor Devices (AREA)
  • Non-Adjustable Resistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は本考案による半導体装置のバイアス印    
−加試験用負荷抵抗体の一実施例を示す斜視断面図であ
る。 尚、図面において、1・・・・・・絶縁基板、2・・・
・・・厚膜抵抗体、3・・・・・・開孔、4・・・・・
・導体、5・・・・・・導体、である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 絶縁基板上に厚膜抵抗体が形成された抵抗体であって、
    該抵抗体には被試験用半導体装置のリードに対応した位
    置に貫通する開孔と開孔を含む厚膜抵抗体の側面に導体
    とが設けられていることを特徴とする半導体装置のバイ
    アス印加試験用負荷抵抗体。
JP388183U 1983-01-14 1983-01-14 半導体装置のバイアス印加試験用負荷抵抗体 Pending JPS59109966U (ja)

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JPS59109966U true JPS59109966U (ja) 1984-07-24

Family

ID=30135492

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JP388183U Pending JPS59109966U (ja) 1983-01-14 1983-01-14 半導体装置のバイアス印加試験用負荷抵抗体

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JP (1) JPS59109966U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8935464B2 (en) 2008-06-27 2015-01-13 Marvell World Trade Ltd. Solid-state disk with wireless functionality

Cited By (1)

* Cited by examiner, † Cited by third party
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