JPS5910075B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JPS5910075B2 JPS5910075B2 JP48105715A JP10571573A JPS5910075B2 JP S5910075 B2 JPS5910075 B2 JP S5910075B2 JP 48105715 A JP48105715 A JP 48105715A JP 10571573 A JP10571573 A JP 10571573A JP S5910075 B2 JPS5910075 B2 JP S5910075B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- flat plate
- metal base
- semiconductor element
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
Landscapes
- Electrodes Of Semiconductors (AREA)
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置に関するもので、特に超高周波帯
において安定に動作する半導体トランジスタの構成に適
する様にしたものである。
において安定に動作する半導体トランジスタの構成に適
する様にしたものである。
超高周波帯の半導体装置の電気的特性及び信頼性は半導
体素子をマウントする容器の構造及び構成部材の材質等
により大きな影響をうける。
体素子をマウントする容器の構造及び構成部材の材質等
により大きな影響をうける。
特にガリウム砒素を基体とした電界効果型トランジスタ
に於いてはゲートとドレイン間の容量、ソースとアース
端子間のインダクタンスが重要な問題であるので半導体
容器の構造、材質を充分吟味しなければならない。従来
の超高周波帯の半導体トランジスタの一例として電界効
果型トランジスタは第１図に示す如くセラミック基板１
の表裏にメタライズにより導電体２、２’、２〃、２”
’を配して、ストリップラインを構成し、導電体２’上
に半導体素子３をマウントし半導体素子３の各電極、即
ちゲート、ドレイン、ソース電極と導電体２、２’、２
〃、２”’との間を夫々金属細線４、４’、４〃 で電
気的に接続し導電体２’よりソース電極を、導電体２〃
より例えばゲート電極を、導電体２ ”’より例えばド
レイン電極を導出する如き構成である。
に於いてはゲートとドレイン間の容量、ソースとアース
端子間のインダクタンスが重要な問題であるので半導体
容器の構造、材質を充分吟味しなければならない。従来
の超高周波帯の半導体トランジスタの一例として電界効
果型トランジスタは第１図に示す如くセラミック基板１
の表裏にメタライズにより導電体２、２’、２〃、２”
’を配して、ストリップラインを構成し、導電体２’上
に半導体素子３をマウントし半導体素子３の各電極、即
ちゲート、ドレイン、ソース電極と導電体２、２’、２
〃、２”’との間を夫々金属細線４、４’、４〃 で電
気的に接続し導電体２’よりソース電極を、導電体２〃
より例えばゲート電極を、導電体２ ”’より例えばド
レイン電極を導出する如き構成である。
しかしこの構成によれば素子３のマウント近辺の寄生リ
アクタンス成分の影響が大きく又周波数が高くなるにつ
れて異常発振を起し易く又、素子自体の発熱によつて電
気的特性が加速的に悪くなる等、満足すべき電界効果型
トランジスタは得られない。本発明の目的はこれ等の諸
欠点を解決した半導体トランジスタを提供する事にある
。本発明では半導体素子をストリップライン型半導体容
器の接地電極上に取付ると共に半導体素子の共通電極と
接地電極との間を金属細線又は金属テープによつて電気
的に接続する様にしたものである。
アクタンス成分の影響が大きく又周波数が高くなるにつ
れて異常発振を起し易く又、素子自体の発熱によつて電
気的特性が加速的に悪くなる等、満足すべき電界効果型
トランジスタは得られない。本発明の目的はこれ等の諸
欠点を解決した半導体トランジスタを提供する事にある
。本発明では半導体素子をストリップライン型半導体容
器の接地電極上に取付ると共に半導体素子の共通電極と
接地電極との間を金属細線又は金属テープによつて電気
的に接続する様にしたものである。
以下に本発明を電界効果トランジスタに適用した一実施
例を第２図乃至第４図を用いて説明する。
例を第２図乃至第４図を用いて説明する。
この例では断面が略々コ字状の例えば銅より成る金属ス
タツド６とこのスタツド６の凹溝中央部に取付けられた
同様に断面が略々コ字状の補助スタツド７を有し、この
スタツド６及び７にてストリツプラインの接地導体を構
成するものである。半導体素子３は補助スタツド７の凹
溝内に取付けられ、そのソース電極は補助スタツド７の
両側に突出せる凸部に金属細線又は金属テーブ４にて接
続する（第４図参照）。これに対し、ゲート及びドレイ
ン電極は補助スタツド７の両側に被着した絶一縁層８及
び９上に形成したメタライズ層２〃及び２ＩＩ′に金属
線４′及び４〃にて接続する（第３図参照）。メタライ
ズ層２〃及び２″５とスタツド６によつてストリツプラ
インを構成し、この間のインピーダンスを外部回路の特
性インピーダンスと等しくする様にし、メタライズ層２
〃，２″１及びスタツド６の凸部にはリード線１０が取
付けられ、外部リードとして導出延長される。この様に
構成する事によつて半導体素子３は補助スタツド７上に
直接取付けられるので熱放散は頻るよく温度上昇を極力
抑える事ができ温度上昇に伴なう特性劣化を防止できる
。
タツド６とこのスタツド６の凹溝中央部に取付けられた
同様に断面が略々コ字状の補助スタツド７を有し、この
スタツド６及び７にてストリツプラインの接地導体を構
成するものである。半導体素子３は補助スタツド７の凹
溝内に取付けられ、そのソース電極は補助スタツド７の
両側に突出せる凸部に金属細線又は金属テーブ４にて接
続する（第４図参照）。これに対し、ゲート及びドレイ
ン電極は補助スタツド７の両側に被着した絶一縁層８及
び９上に形成したメタライズ層２〃及び２ＩＩ′に金属
線４′及び４〃にて接続する（第３図参照）。メタライ
ズ層２〃及び２″５とスタツド６によつてストリツプラ
インを構成し、この間のインピーダンスを外部回路の特
性インピーダンスと等しくする様にし、メタライズ層２
〃，２″１及びスタツド６の凸部にはリード線１０が取
付けられ、外部リードとして導出延長される。この様に
構成する事によつて半導体素子３は補助スタツド７上に
直接取付けられるので熱放散は頻るよく温度上昇を極力
抑える事ができ温度上昇に伴なう特性劣化を防止できる
。
然もソース電極は金属細線又は金属テープ４にて直接補
助スタツド７に接続され、補助スタツド７はストリツプ
ラインの接地導体と同電位であるから結局ソース電極は
直接接地導体に接続した事となｂ１接地導体とソース電
極との間の長さを短かくでき従つてこの間のリアクタン
ス成分を小さくできる。又半導体素子のゲート及びドレ
イン電極とストリツプラインを構成するメタライズ層２
〃，２′１との間は空隙Ｇ１及びＧ２（第４図参照）が
形成されるから、この間の誘電率は空気の誘電率と等し
くなＤ１この間に誘電体が介在する場合よシ小さくでき
、従つてこの間の静電容量を小さくでき、寄生リアクタ
ンス成分による損失を小さくでき、理想的なス ｔトリ
ツプラインの形成が可能であ虱超高周波域における入出
力利得損失の減少ができる。第５図はこの発明を電界効
果トランジスタに適用した他の実施例を示し、この例で
は金属スタツド６の凹溝内に補助スタツド７を貫通させ
る孔を有する絶縁基板１１を取付ける。
助スタツド７に接続され、補助スタツド７はストリツプ
ラインの接地導体と同電位であるから結局ソース電極は
直接接地導体に接続した事となｂ１接地導体とソース電
極との間の長さを短かくでき従つてこの間のリアクタン
ス成分を小さくできる。又半導体素子のゲート及びドレ
イン電極とストリツプラインを構成するメタライズ層２
〃，２′１との間は空隙Ｇ１及びＧ２（第４図参照）が
形成されるから、この間の誘電率は空気の誘電率と等し
くなＤ１この間に誘電体が介在する場合よシ小さくでき
、従つてこの間の静電容量を小さくでき、寄生リアクタ
ンス成分による損失を小さくでき、理想的なス ｔトリ
ツプラインの形成が可能であ虱超高周波域における入出
力利得損失の減少ができる。第５図はこの発明を電界効
果トランジスタに適用した他の実施例を示し、この例で
は金属スタツド６の凹溝内に補助スタツド７を貫通させ
る孔を有する絶縁基板１１を取付ける。
この取付けのためには基板１１の底面にメタライズ層１
１′を被着形成しておき、このメタライズ層１１′を例
え５ばロー付によつて金属スタツド６上に被着する様に
なす。絶縁基板１１としてはこの場合は例えばアルミナ
セラミツクが用いられ、その上面にはメタライズ層２〃
及び２″１が被着形成される。このメタライズ層２〃，
２″１には第６図に示す如く半９導体素子のゲートとド
レイン電極が金属細線又は金属テープにて接続され、外
部リードが取付けられる。更に基板１１の上面には枠体
１２が取付けられる。この枠体１２は半導体素子の保護
用で第７図に示す様にメタライズ層２〃，２″５に取付
けτられる外部リード線１０と金属細線４′，４〃の取
付部を残して補助スタツド７を取囲む如く取付けられる
。基板１１と枠体１２との合体方法としては基板１１と
枠体１２の形状に成形したセラミツク粉末をバインダに
て混練した素体を積層保持しノた状態にて焼成しセラミ
ツクを焼結する事によつて一体化する事ができる。この
様にして枠体１２と一体化した基板１１をスタツド６上
にロー付するものである。一方枠体１２の上面にはメタ
ライズ層１２′が形成され、このメタライズ層１２′に
は例えばアルミナセラミツクより成るキヤツプ１３がロ
ー付される。このためにはキヤツプ１３の底面にもメタ
ライズ層１３′が形成されている。尚この場合キヤツプ
１３を取付ける前の工程に訃いて外部リード線１０をメ
タライズ層２〃，２′１及びスタツド６の両凸部に夫々
取付けた後、この半導体容器の金属部分にニツケルメツ
キ又は金メツキを施し、然る後半導体素子３を補助スタ
ツド７の凹溝上に例えば金錫ロー材にてマウントし、素
子のソース、ドレイン、ゲートの各電極と補助スタツド
７の凸部及びメタライズ層２〃，２″５の夫々に金属細
線又は金属テープにて電気的に接続し、この後キヤツプ
１３を枠体１２上にロー付する様な工程が採られ、半導
体素子は気密に封入される。この様にして得られた電界
効果型トランジスタの寄生容量は下表に示す様に著しく
小さくなＤ１超高周波域においてもストリツプラインに
よる特性インピーダンスが乱される事なく、安定にその
インピーダンス値を保持し、安定な動作が期待でき、従
来の素子と比較して約２０〜３０％程度利得を増加させ
る事ができた。
１′を被着形成しておき、このメタライズ層１１′を例
え５ばロー付によつて金属スタツド６上に被着する様に
なす。絶縁基板１１としてはこの場合は例えばアルミナ
セラミツクが用いられ、その上面にはメタライズ層２〃
及び２″１が被着形成される。このメタライズ層２〃，
２″１には第６図に示す如く半９導体素子のゲートとド
レイン電極が金属細線又は金属テープにて接続され、外
部リードが取付けられる。更に基板１１の上面には枠体
１２が取付けられる。この枠体１２は半導体素子の保護
用で第７図に示す様にメタライズ層２〃，２″５に取付
けτられる外部リード線１０と金属細線４′，４〃の取
付部を残して補助スタツド７を取囲む如く取付けられる
。基板１１と枠体１２との合体方法としては基板１１と
枠体１２の形状に成形したセラミツク粉末をバインダに
て混練した素体を積層保持しノた状態にて焼成しセラミ
ツクを焼結する事によつて一体化する事ができる。この
様にして枠体１２と一体化した基板１１をスタツド６上
にロー付するものである。一方枠体１２の上面にはメタ
ライズ層１２′が形成され、このメタライズ層１２′に
は例えばアルミナセラミツクより成るキヤツプ１３がロ
ー付される。このためにはキヤツプ１３の底面にもメタ
ライズ層１３′が形成されている。尚この場合キヤツプ
１３を取付ける前の工程に訃いて外部リード線１０をメ
タライズ層２〃，２′１及びスタツド６の両凸部に夫々
取付けた後、この半導体容器の金属部分にニツケルメツ
キ又は金メツキを施し、然る後半導体素子３を補助スタ
ツド７の凹溝上に例えば金錫ロー材にてマウントし、素
子のソース、ドレイン、ゲートの各電極と補助スタツド
７の凸部及びメタライズ層２〃，２″５の夫々に金属細
線又は金属テープにて電気的に接続し、この後キヤツプ
１３を枠体１２上にロー付する様な工程が採られ、半導
体素子は気密に封入される。この様にして得られた電界
効果型トランジスタの寄生容量は下表に示す様に著しく
小さくなＤ１超高周波域においてもストリツプラインに
よる特性インピーダンスが乱される事なく、安定にその
インピーダンス値を保持し、安定な動作が期待でき、従
来の素子と比較して約２０〜３０％程度利得を増加させ
る事ができた。
尚ここでＤはドレイン、Ｇはゲート、Ｓはソースである
。
。
尚又第７図に示す如く、補助スタツド７の形状をその凸
部が半導体素子を取囲む如く環状に形成する様にしても
よい。
部が半導体素子を取囲む如く環状に形成する様にしても
よい。
この様に溝成する事によつてゲート及びドレインと接続
されるメタリツク層２〃，２″５と素子３の電極間に第
８図に明記される如く補助スタツド７の凸部が介挿され
、これがためにメタリツク層２″，２″５と半導体素子
３との間の誘電率は更に小さくなＤ１よつてこの間の静
電容量も更に一層小さくできる利点がある。以上説明し
た各実施例は通常のバイポーラトランジスタ等にも適用
できることは明らかである。このように、本発明によれ
ば熱放散がよく、且つ超高周波域における特性インピー
ダンスの乱れが少ないトランジスタが得る事ができ、実
用に当つてその効果が発揮されよう。
されるメタリツク層２〃，２″５と素子３の電極間に第
８図に明記される如く補助スタツド７の凸部が介挿され
、これがためにメタリツク層２″，２″５と半導体素子
３との間の誘電率は更に小さくなＤ１よつてこの間の静
電容量も更に一層小さくできる利点がある。以上説明し
た各実施例は通常のバイポーラトランジスタ等にも適用
できることは明らかである。このように、本発明によれ
ば熱放散がよく、且つ超高周波域における特性インピー
ダンスの乱れが少ないトランジスタが得る事ができ、実
用に当つてその効果が発揮されよう。
【図面の簡単な説明】
第１図は従来のストリツプライン型半導体容器を示す斜
視図、第２図は本発明の一具体例を示す平面図、第３図
はその一線上の断面図、第４図は第２図のＶ−Ｖ線上の
断面図、第５図は本発明の他の具体例を示す分解斜視図
、第６図は第５図の実施例の断面図、第７図は本発明の
更に他の具体例を示す斜視図、第８図はその断面図であ
る。 １：絶縁基板、２，２′，２〃，２″′：ストリツプラ
インを構成するメタリツク層、３：半導体素子、４：金
属細線、６：ストリツプラインの接地導体を構成する金
属スタツド、７：補助スタツド。
視図、第２図は本発明の一具体例を示す平面図、第３図
はその一線上の断面図、第４図は第２図のＶ−Ｖ線上の
断面図、第５図は本発明の他の具体例を示す分解斜視図
、第６図は第５図の実施例の断面図、第７図は本発明の
更に他の具体例を示す斜視図、第８図はその断面図であ
る。 １：絶縁基板、２，２′，２〃，２″′：ストリツプラ
インを構成するメタリツク層、３：半導体素子、４：金
属細線、６：ストリツプラインの接地導体を構成する金
属スタツド、７：補助スタツド。
Claims (1)
- １ 接地電極となる金属基台上に中央部に中空部を有す
る誘電体平板が載置され、この誘電体平板の表面には前
記中空部をはさんで入力用導体層および出力用導体層が
互いに対向して設けられており、この入力用および出力
用導体層は前記誘電体平板を介して前記金属基台を接地
電極とするストリップ線路を構成し、前記誘電体平板の
前記中空部にはトランジスタ素子が設置された中間導体
が載置され、該中間導体はその下の前記金属基台上に固
着され、前記トランジスタ素子の接地電極は前記中間導
体を介して前記金属基台と電気的に接続され、前記半導
体素子の入力および出力電極は夫々前記誘電体平板上の
同一平面上に存在する前記入力用および出力用導体層に
配線を通して電気的に接続されており、該配線の下に相
当する前記金属基台の少なくとも一部が導出されている
ことを特徴とするトランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48105715A JPS5910075B2 (ja) | 1973-09-19 | 1973-09-19 | 電界効果型トランジスタ |
| US05/506,872 US3946428A (en) | 1973-09-19 | 1974-09-17 | Encapsulation package for a semiconductor element |
| FR7431590A FR2244264B1 (ja) | 1973-09-19 | 1974-09-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48105715A JPS5910075B2 (ja) | 1973-09-19 | 1973-09-19 | 電界効果型トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124870A Division JPS5756953A (en) | 1981-08-10 | 1981-08-10 | Transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5057388A JPS5057388A (ja) | 1975-05-19 |
| JPS5910075B2 true JPS5910075B2 (ja) | 1984-03-06 |
Family
ID=14415017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48105715A Expired JPS5910075B2 (ja) | 1973-09-19 | 1973-09-19 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910075B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836500B2 (ja) * | 1974-06-07 | 1983-08-09 | 株式会社日立製作所 | Ｉｃ用セラミック基板の製造法 |
| JPS6116554A (ja) * | 1984-07-03 | 1986-01-24 | Sony Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115651A (ja) * | 1973-03-07 | 1974-11-05 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143722Y2 (ja) * | 1971-10-11 | 1976-10-23 |
-
1973
- 1973-09-19 JP JP48105715A patent/JPS5910075B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115651A (ja) * | 1973-03-07 | 1974-11-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5057388A (ja) | 1975-05-19 |
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