JPS5897761A - 仮想プロセツサ方式 - Google Patents
仮想プロセツサ方式Info
- Publication number
- JPS5897761A JPS5897761A JP19592681A JP19592681A JPS5897761A JP S5897761 A JPS5897761 A JP S5897761A JP 19592681 A JP19592681 A JP 19592681A JP 19592681 A JP19592681 A JP 19592681A JP S5897761 A JPS5897761 A JP S5897761A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- transaction
- transmission
- reception
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複６数のプロセッサが１本の共通バスに接続さ
れるマルチプロセッサシステムにおいて、存在しないプ
ロセッサに対してアクセスされた時に、その機能を代行
する仮想プロセッサ方式に関するものである。
れるマルチプロセッサシステムにおいて、存在しないプ
ロセッサに対してアクセスされた時に、その機能を代行
する仮想プロセッサ方式に関するものである。
従来この種の方式として、ソフトウェアによるシミュレ
ーション方式がとられていたが、シミュレーション時間
が厖大なものとなシ、実時間での処理方式からは程遠い
ものであった。
ーション方式がとられていたが、シミュレーション時間
が厖大なものとなシ、実時間での処理方式からは程遠い
ものであった。
本発明はこれらの欠点を除去し、マルチプロセッサシス
テムにおける診断、プログラム開発におけるデパックを
実時間で効率的に行なえ４方式を提供しようとするもの
である。以下図面を用いて詳細に説明する。
テムにおける診断、プログラム開発におけるデパックを
実時間で効率的に行なえ４方式を提供しようとするもの
である。以下図面を用いて詳細に説明する。
第１図は本発明が適用されるマルチプロセッサのシステ
ム構成を示すものであり、共通バス１に複数のプロセッ
サ群２１，２２．・・・・・・、２ｎ及び本発明による
仮想プロセッサ装置３が接続されており、共通バス１を
介して各プロセッサ２１，２２゜・・・・・・２ｎ問お
よび仮想プロセッサ装置３はメツセージを送受信するこ
とができる。
ム構成を示すものであり、共通バス１に複数のプロセッ
サ群２１，２２．・・・・・・、２ｎ及び本発明による
仮想プロセッサ装置３が接続されており、共通バス１を
介して各プロセッサ２１，２２゜・・・・・・２ｎ問お
よび仮想プロセッサ装置３はメツセージを送受信するこ
とができる。
第２図は第１図の仮想プロセッサ装置３の詳細な構成を
示すものである。１は共通バス、５は共通バス１におけ
るトランザクションの受信バッファであシ、すべての共
通バス１上のトランザクションはこの受信バッファ６に
数多込まれる。共通バス１に接続されているプロセッサ
の番号は、プロセッサ実存テーブル７に予め登録されて
おり、実存しないプロセッサの送信トランザクションは
送信トランザクション保持バッファ１０に、プロセッサ
毎に格納されている。受信トランザクションはその一部
に送受信プロセッサ番号を持っており、この内容と、プ
ロセッサ実存チーブルアの内容とで比較回路８により実
存するプロセッサとの送受信トランザクションかどうか
が判断され、もしそれが非実存プロセッサとの送受信ト
ランザクションであると判断された場合は、バッファ切
換回路９によシ示された保持バッファ１ｏの内容が読み
出され送信バッファ６を経由して共通バス１へ出力され
る。゛ バッファ切換回路９内にはプロセッサ毎の保持バッファ
のアドレスを持っており、非実存フロセッサがアクセス
される毎に該当する送信トランザクション保持バッファ
１Ｑの内容が読み出され、共通バス１へ出力される。し
たがって実時間で機能確認ができる。
示すものである。１は共通バス、５は共通バス１におけ
るトランザクションの受信バッファであシ、すべての共
通バス１上のトランザクションはこの受信バッファ６に
数多込まれる。共通バス１に接続されているプロセッサ
の番号は、プロセッサ実存テーブル７に予め登録されて
おり、実存しないプロセッサの送信トランザクションは
送信トランザクション保持バッファ１０に、プロセッサ
毎に格納されている。受信トランザクションはその一部
に送受信プロセッサ番号を持っており、この内容と、プ
ロセッサ実存チーブルアの内容とで比較回路８により実
存するプロセッサとの送受信トランザクションかどうか
が判断され、もしそれが非実存プロセッサとの送受信ト
ランザクションであると判断された場合は、バッファ切
換回路９によシ示された保持バッファ１ｏの内容が読み
出され送信バッファ６を経由して共通バス１へ出力され
る。゛ バッファ切換回路９内にはプロセッサ毎の保持バッファ
のアドレスを持っており、非実存フロセッサがアクセス
される毎に該当する送信トランザクション保持バッファ
１Ｑの内容が読み出され、共通バス１へ出力される。し
たがって実時間で機能確認ができる。
マイクロプロセッサを主体としたマルチプロセッサシス
テムは、今後多方面に応用されていくと思われるが、こ
の時個々のプロセッサの機能と、システム全体の機能の
確認が重要となる。このようなマルチプロセッサシステ
ムでの機能の確認において、すべてのプロセッサが用意
されていない開発過程での個々の機能を調べる事が必要
となり、この時に、本発明の仮想プロセッサ方式を用い
る事により実時間での機能確認が可能となり、その工業
的価値は犬である。
テムは、今後多方面に応用されていくと思われるが、こ
の時個々のプロセッサの機能と、システム全体の機能の
確認が重要となる。このようなマルチプロセッサシステ
ムでの機能の確認において、すべてのプロセッサが用意
されていない開発過程での個々の機能を調べる事が必要
となり、この時に、本発明の仮想プロセッサ方式を用い
る事により実時間での機能確認が可能となり、その工業
的価値は犬である。
第１図は本発明の仮想プロセッサ方式の適応されるマル
チプロセッサのシステム構成を示すブロック図、第２図
は本発明による仮想プゴセノサ方式の一実施例を示すブ
ロック図である。 １・・・・−・共通バス、２・・・・・・プロセッサ群
、３・・・・・・仮想プロセッサ装置、６・・・・・・
受信バッファ、６・・・・・・送信ハソフハ７−−−−
−°プローセッサ実存テーブル、８・・・・・・比較回
路、９・・・・・・バッファ切換回路、１゜・・・・・
・送信トランザクション保持バッファ。
チプロセッサのシステム構成を示すブロック図、第２図
は本発明による仮想プゴセノサ方式の一実施例を示すブ
ロック図である。 １・・・・−・共通バス、２・・・・・・プロセッサ群
、３・・・・・・仮想プロセッサ装置、６・・・・・・
受信バッファ、６・・・・・・送信ハソフハ７−−−−
−°プローセッサ実存テーブル、８・・・・・・比較回
路、９・・・・・・バッファ切換回路、１゜・・・・・
・送信トランザクション保持バッファ。
Claims (1)
- （１）共通ハスを有するマルチプロセッサシステムにお
ける実存しないプロセッサのトランザクションを予め保
持した記憶装置を有し、共通バスよシ受信したトランザ
クションが実存プロセッサとの送受信トランザクション
か否かを判断し、非実存プロセッサとの送受信トランザ
クションであるときに前記記憶装置に保持されたトラン
ザクションを順次送信することを特徴とする仮想プロセ
ッサ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19592681A JPS5897761A (ja) | 1981-12-04 | 1981-12-04 | 仮想プロセツサ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19592681A JPS5897761A (ja) | 1981-12-04 | 1981-12-04 | 仮想プロセツサ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897761A true JPS5897761A (ja) | 1983-06-10 |
| JPS6152509B2 JPS6152509B2 (ja) | 1986-11-13 |
Family
ID=16349272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19592681A Granted JPS5897761A (ja) | 1981-12-04 | 1981-12-04 | 仮想プロセツサ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897761A (ja) |
-
1981
- 1981-12-04 JP JP19592681A patent/JPS5897761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6152509B2 (ja) | 1986-11-13 |
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