JPS589516B2 - メモリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ装置に関し、特に、マイクロプログラム
に使用される集積化メモリ装置に関するものである。

一般に、マイクロプログラム用集積化メモリ装置には読
出書込メモリ装置及び読出専用メモリ装置がある。

このうち、前者読出書込メモリ装置はマイクロプログラ
ムの内容を自由に変化させることができるが、電源遮断
時に内容が消える）以下揮発性と呼ぶ）ため、電源投入
時には必ず内容を記憶させる必要があるという性質を有
している。

また、後者読出専用メモリ装置は電源遮断時にも、その
記憶内容は消えることはない（以下、不揮発性と呼ぶ）
が、内容を変化させることはできないという性質を持っ
ている。

一方、両者の性質を備えた再書込可能型読出専用メモリ
装置も提案されているが、低速度のＭＯＳ型素子を使用
したものに限られ、高速性において優れたバイポーラ型
素子な使用したメモリ装置は存在していない。

更に、ＭＯＳ型素子を用いた再書込可能型読出専用メモ
リ装置においても、書込条件と読出条件とが著しく異な
っているため、装置内で使用されている間に、メモリ装
置の内容を書き換えることは技術的に困難である。

したがって、従来、笑用的なマイクロプログラムメモリ
装置において、その内容を書き換える必要がある場合に
は、不揮発性読出専用メモリ装置部と、揮発性読出書込
メモリ装置とが別々に備えられるのが普通である。

このように、２種類のメモリ装置部を有するメモリ装置
はメモリ容量が大きくなって、非常に高価になってしま
うという欠点がある。

本発明の目的は不揮発性読出専用メモリとしても、揮発
性読出書込メモリとしても使用することができるメモリ
装置な提供することである。

本発明の他の目的はメモリ容量を少《でき、したがって
、廉価なメモリ装置を提供することである。

本発明のより他の目的は高速動作可能なバイポーラ型素
子を使用して、不揮発性読出専用メモリとしての機能を
実現できるメモリ装置を提供することである。

本発明によれば読出書込動作を行なう複数個のメモリセ
ルを有するメモリ装置において、前記各メモリセルをそ
れぞれ予め定められた内容に同時的にリセットするリセ
ット回路を有し、前記リセット回路により、全メモリセ
ルがリセットされると、不揮発性の読出専用メモリとし
ての動作を行なうメモリ装置を得ることができる。

また、本発明では複数のリセット回路を設け、これらリ
セット回路を選択することにより、読出専用メモリとし
ての機能を実行するのに必要な内容を複数個記憶させる
ことが可能であり、全メモリセルの内容を全く異なる他
の内容に瞬時に変化させることも容易である。

したがって、本発明によれば、不揮発性読出専用メモリ
部としてはリセット回路の数に応じて、従来と同じメモ
リ容量に複数倍の内容を記憶させることができ、且つ、
記憶内容の変更の際には、読出書込メモリ部のワード駆
動線等を有効に利用できる。

以下、図面を参照して、本発明を説明する。

第１図は本発明に係るメモリセルを示す図である。

第１図を参照すると、複数のエミツタを有するトランジ
スタ１及び２は各々そのコレクタが他方のトランジスタ
のベースに接続され、電流供給源としての抵抗負荷３及
び４を介して、バイアス電位源に接続され、双安定メモ
リセルを構成している。

また、各トランジスター１及び２のコレクタはそれぞれ
ダイオード５及び６のアノードに、接続され、各ダイオ
ードを介して読出書込データ線１１及び１２に接続され
ている。

更に、トランジスタ１及び２においては各マルチェミツ
タのうち一対のエミツタがワード駆動線２１に接続され
ており、読出時に、このワード駆動線２１を駆動するこ
とにより、メモリセルを駆動することができる。

トランジスタ１の他のマルチェミツタの１つは第１のリ
セット線４１に接続され、他方のトランジスタ２のマル
チェミツクの１つは第２のリセット線４２に接続され、
これによって、目的に応じたリセット状態、即ち、読出
専用メモリとして必要なパターンを形成することができ
る。

双安定メモリセルは周知の通り、トランジスタ１がオン
し、そのベース、エミツタ間に例えば０．７５Ｖの電位
を生じ、コレクタ、エミツタ間に例えば０．３ｖの電位
を生じて、トランジスタ２がオフした状態と、この逆に
、トランジスタ２がオンでトランジスタ１がオフした状
態との２つの状態をとる。

先ず、メモリセルが前者の状態即ちトランジスタ１がオ
ンし、トランジスタ２がオフした状態にあるものとして
説明する。

ここで、動作を説明するにあたって、電位を次の様に名
付ける。

第１電位（基準電位） 第２電位（第１電位にダイオードの順方向オン電圧降下
０．７５Ｖを加えた電位） 第３電位（第１電位にダイオード２段分の順方向オン電
圧降下１．５Ｖを加えた電位） 第４電位（第１電位からダイオード順方向オン電圧降下
０．７５Ｖを差引いた電位） 内容保持動作、 この状態では、リセット線４１及び４２は第３電位、ワ
ード駆動線２１は第１電位、読出書込データ線１１及び
１２は第２電位にバイアスされている。

また、トランジスタ１がオン、トランジスタ２がオノし
ているため、抵抗負荷４を通る電流はトランジスタ１０
ベース、エミツタをへてワード駆動線２１に流れ込む。

他方、抵抗負荷３を通る電流はトラ，イジスタ１のコレ
クタ、エミツタをへてワード駆動線２１に流れ込む。

この状態において、トランジスタ１０ベース電位は第１
電位にあるワード駆動線２１にダイオード順方向電圧降
下０．７５Ｖをオフセットした電位即ち第２電位にある
。

トランジスタ１のコレクタ電位は第１電位にトランジス
タのオン状態におけるコレクタ、エミツタ間電圧０．３
ｖをオフセットした電位にある。

したがって、双安定メモリは安定し、ダイオード５及び
６ともオフしている。

読出動作、 メモリセルが上述した状態にあるとき、ワード駆動線２
１を第２電位にすると、トランジスタ１のコレクタ電位
は（第２電位＋〇．３Ｖ）となるが、ダイオード５はオ
ンするまでには至らない。

しかし、トランジスタ１０ベース電位は第３電位となつ
てダイオード６はオンとなる。

このため、抵抗負荷４を流れる電流の一部が読出書込デ
ータ線１２に流れ出し、双安定メモリセルの内容が読出
されたことになる。

書込動作、 読出動作において、読出書込データ線１２を第１電位に
すると、抵抗負荷４を流れる電流の全てがダイオード６
を通じ、読出書込データ線１２に流れ出す。

この結果、トランジスタ１はオフし、抵抗負荷３を流れ
る電流はダイオード５とトランジスタ２０ベースへと分
流する。

このときのトランジスタ２０ベース電位は第３電位とな
る。

この後、読出書込データ線１２を第２電位に戻すと、ト
ランジスタ２はオンのままにとどまり、そのコレクタ電
位は（第２電位＋〇．３Ｖ）、そのベース電位は第３電
位となる。

これはちょうど、トランジスタ２がオン、トランジスタ
１がオフの状態を読出した状態であり、双安定メモリセ
ルが反転している。

更に、他の場合として、前述した読出動作の状態におい
て、書込動作データ線１１を第１電位にすると、トラン
ジスタ１のコレクタ電位は（第１電位＋〇．３Ｖ）であ
り、ダイオード５はオフのままで、抵抗３を流れる電流
は全てトランジスタ１のコレクタに流れ込む。

したがって、双安定メモリセルには何の影響なも及ぼさ
ない。

リセット動作 トランジスタ２がオンで、トランジスタ１がオフの内容
保持動作において、第１リセット線４１を第４の電位に
すると、トランジスタ１のベース電位は（第１電位＋〇
．３Ｖ）であり、このベースと第１リセット線４１に接
続されたエミツタ間には抵抗負荷４を流れる全ての電流
が流れる。

このため、トランジスタ１がオンし、そのコレクタ電位
は（第４電位＋〇．３Ｖ）となり、トランジスタ２がオ
フとなる。

以後、第１リセット線４１を第３電位に戻すと、内容保
持動作あるいは読出動作となる。

更に、この状態から第２リセット線４２を第４電位にす
ると、トランジスタ２のベースと第２リセット線４２に
接続されたエミツタ間に抵抗負荷３を流れる全ての電流
が流れる。

したがって、トランジスタ２はオンし、トランジスタ１
がオフとなり、再び第２のリセット線４２を第３電位に
戻すと内容保持動作あるいは読出動作となる。

この様に、双安定メモリセルを構成する２つのトランジ
スタのマルチェミツタをそれぞれ対応したリセット線に
接続し、且つ、各リセット線を特有の電位にすることに
より、複数のリセット状態を形成でき、メモリセルの内
容を容易に制御することができる。

以上述べた通り、第１図に示すメモリセルは読出書込メ
モリセルに必要な内容保持、読出及び書込動作を行なえ
るだけでなく、内容保持、読出動作に優先してリセット
動作が可能である。

上述したことから、第３及び第４電位はリセット線４１
及び４２を制御するための電位であることが理解できる
。

ここでは、各メモリセルの状態を所定のリセット状態に
するための第４電位を第１のリセット線電位と呼び、各
トランジスタのエミツタとベースとの間を逆バイアスす
る第３電位を第２のリセット線電位と呼ぶ。

第２図は第１図のメモリセルを利用したメモリ装置の一
実施例を示す図である。

第２図を参照すると、この実施例は６個のメモリセル１
０１，１０２，２０１，２０２，３０１，３０２を３ワ
ード×２ビット配置にしたメモリ装置を示している。

また、メモリセル１０１，１０２にはワード駆動線２１
が接続され、以下、メモリセル２０１，２０２にはワー
ド駆動線２２が、メモリセル３０１，３０２にはワード
駆動線２３がそれぞれ接続されている。

更に、メモリセル１０１，２０１，３０１には読出書込
データ線１１１，１２１、メモリセル１０２，２０２，
３０２には読出書込データ線１１２，１２２がそれぞれ
接続されている。

これら読出書込データ線はワード駆動線の動作に応答し
、駆動されたセルの内容を読出し、あるいは、外部から
のデータにしたがって、駆動されたセルの内容を決定す
るための共通のデータ線として動作するニしたがって、
この構成では必要なワード駆動線を第２の電位にするこ
とにより、セルの内容を各読出書込データ線対に出力で
きると共に、各読出書込データ線対の一方を第２電位、
他方を第１電位にしてそのワードに係るメモリセル内容
を決定することができる。

また、第２図の実施例においては各メモリセルに対し第
１のリセット線４１と第２のリセット線４２とが接続さ
れている。

各リセット線４１及び４２は各セルの内容を１にリセッ
トするときにはセルの左半分の１を示す部分に接続され
、他方、各セルの内容さ０にリセットするときにはセル
の右半分のＯを示す部分に接続されている。

このため、リセット線に第４電位即ち、第１のリセット
線電位を与えることにより、各セルの内容を内容保持、
読出動作状態に優先して制御することができる。

第２Ａ図及び第２Ｂ図はリセット後の各メモリセル内の
状態を示す図である。

第２Ａ図を参照すると、ここでは第１のリセット線４１
に第４電位を与えた場合のメモリ内容を示し、第２Ｂ図
は第２のリセット線４２に第４電位即ち、第１のリセッ
ト線電位を与えれときの内容を示している。

尚、このリセット後の内容は各リセット線がメモリセル
のどちらのエミツタに接続されるかで決定されることは
言うまでもない。

第２Ａ図及び第２Ｂ図の状態は第４電位（第１のリセッ
ト線電位）を第３電位（第２のリセット線電位）に変化
させることにより、各メモリセル内に保持され、この状
態は外部からセット、リセット信号が与えられるまで、
持続する。

本発明によれば複数のエミッタを有する２つのトランジ
スタによりメモリセルを構成し、各トランジスタの１つ
のエミツタを共通に接続して、ワート゛駆動線とすると
共に、他のエミツタをリセット端子とすることにより、
読出書込動作には何等制限を加えることなく、不揮発性
読出専用メモリとしての機能をもたせることができるメ
モリ装置が得られる。

したがって、不揮発性読出専用メモリとしての機能を廉
価に且つメモリ容量を少くして実現できる。

【図面の簡単な説明】

第１図は本発明に係るメモリセルの一実施例を示す図、
第２図は第１図のメモリセルを用いた本発明の一実施例
を示すブロック図、第２Ａ図及び第２Ｂ図はメモリ装置
の内容真理値を示す図である。 記号の説明 １，２；トランジスタ、３，４：抵抗負荷
、５，６：ダイオード、１１，１２：読出書込データ線
、２１：ワード駆動線、４１，４２：第１及び第２のリ
セット線。

Claims (1)

【特許請求の範囲】
1. １ ワード駆動線、読出書込データ線及び複数のエミツ
   タを備えた第１及び第２のトランジスタとを有し、前記
   第１のトランジスタのベース及びコレクタを第２のトラ
   ンジスタのコレクタ及びペースにそれぞれ接続すると共
   に、前記第１及び第２のトランジスタのエミツタのうち
   、１つのエミツタを互いに前記ワード駆動線により共通
   に接続した構成を有する双安定読出書込メモリセルを複
   数個備えたメモリ装置において、前記各メモリセルを構
   成する第１及び第２のトランジスタのうち、少な《とも
   一方のトランジスタの他のエミツタに接続されたリセッ
   ト線を備え、前記リセット線に予め定められた第１のリ
   セット線電位を与えて、このリセット線が接続された前
   記トランジスタを駆動することにより、各メモリセルの
   状態を所定の状態にリセットし、前記リセット線に前記
   第１のリセット線電位とは異なる第２のリセット線電位
   を辱えることにより、このリセット線が接続された前記
   トランジスタのエミツタとベースとの間を逆バイアスし
   、前記ワード駆動線を駆動することにより、リセットさ
   れた状態の読出動作を行なえることを特徴とするメモリ
   装置。