JPS589293A - 半導体読出し専用記憶装置 - Google Patents
半導体読出し専用記憶装置Info
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- JPS589293A JPS589293A JP56105572A JP10557281A JPS589293A JP S589293 A JPS589293 A JP S589293A JP 56105572 A JP56105572 A JP 56105572A JP 10557281 A JP10557281 A JP 10557281A JP S589293 A JPS589293 A JP S589293A
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- transistor
- output
- channel
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明′はＭＩＳ形トランジスタを用いた読出し専用記
１ＪＩ装置（ＲＯＭ）やプログラム９龍な浦埋回路（Ｐ
ｉ、Ａ）に関するものでめる。
１ＪＩ装置（ＲＯＭ）やプログラム９龍な浦埋回路（Ｐ
ｉ、Ａ）に関するものでめる。
従来、ルｕＡｉ−？ＰＬＡでＶよｌビットの情報を１つ
のセルに記１麓していた。ｍ１図は従来列を示しておシ
、ＭＩＳトランジスタ（ハツチング部）のゲートは選択
線１０２に、ソースは共通−位巌１０３に、ドレインは
出力１００に接続されておシ、出力１００は通訳Ｊ１０
２に対してａ理゛ｌ”ｔ−記憶している。−万出力１０
１はトランジスタが接続されておらず論理＠ｏ”ｔ−記
憶している。
のセルに記１麓していた。ｍ１図は従来列を示しておシ
、ＭＩＳトランジスタ（ハツチング部）のゲートは選択
線１０２に、ソースは共通−位巌１０３に、ドレインは
出力１００に接続されておシ、出力１００は通訳Ｊ１０
２に対してａ理゛ｌ”ｔ−記憶している。−万出力１０
１はトランジスタが接続されておらず論理＠ｏ”ｔ−記
憶している。
こｎに対して２ピツトの１ｉｔｌ１１つのセルにｄ己１
する方式□が１９８１年の半導体Ｌｇｌ路国際学会（１
８８ＣＣ）で具体的に提案さｎた。ｍ２図で示すように
、従来の出力１００と１０１ｉ１本にして出力２００と
している。したがって出力２００は２ピツト情報（４、
ｉｌｆ’ｌ胃罐）ｒ出力する。このためにセルのトラン
ジスタはｉｒ２憶すべき４直に従ってチャネル長がプロ
グラムされ、拡紋層パタンは■トランジスタを形成ぜず
、■２０１のバタン（最小チャネル嘱）、■２０２のパ
タ／、■２０３のパタ／（最大チャネルｌｌ１ｇ）がＡ
択的にノぐタ／二／グされる。この方式は従来の１セル
で１ピットＴ＃櫂しか記４でさなヵ為りた方式に対して
債のＴＩＩ蝋密置装得りれるためａ（ＪＡ４． ＰＬＡ
ｃ／）Ｉｌｉｌｉ４槓化に舊幼なナベでφる。しかしな
がら％−作４ＩＩＬｔ−従米のものと同一にするには蝋
小パ□タン２０１ｔ−従米セルのチャネルＩｌｌ！と伺
−にする必要が６シ、最大バタン２０３＠もプログラム
９雇にするためにはセル寸法が従来セルよシ大きくなっ
てし葦１１１１１憾！度が同上（倍）した―には鳩果横
化が計れないし、セル面積増加による寄生４ｉＦ−瀘の
４席という二次幼果も福生する。−万、局米積化ｔ−ね
らうべく、バタン２０３ｆ：従来セルと同一寸法にする
と、バタン２０１や２０２でプログラムされた素子の一
作運藏はチャネル−が小さ６分だけ従来セルのそれよシ
迩くなる。
する方式□が１９８１年の半導体Ｌｇｌ路国際学会（１
８８ＣＣ）で具体的に提案さｎた。ｍ２図で示すように
、従来の出力１００と１０１ｉ１本にして出力２００と
している。したがって出力２００は２ピツト情報（４、
ｉｌｆ’ｌ胃罐）ｒ出力する。このためにセルのトラン
ジスタはｉｒ２憶すべき４直に従ってチャネル長がプロ
グラムされ、拡紋層パタンは■トランジスタを形成ぜず
、■２０１のバタン（最小チャネル嘱）、■２０２のパ
タ／、■２０３のパタ／（最大チャネルｌｌ１ｇ）がＡ
択的にノぐタ／二／グされる。この方式は従来の１セル
で１ピットＴ＃櫂しか記４でさなヵ為りた方式に対して
債のＴＩＩ蝋密置装得りれるためａ（ＪＡ４． ＰＬＡ
ｃ／）Ｉｌｉｌｉ４槓化に舊幼なナベでφる。しかしな
がら％−作４ＩＩＬｔ−従米のものと同一にするには蝋
小パ□タン２０１ｔ−従米セルのチャネルＩｌｌ！と伺
−にする必要が６シ、最大バタン２０３＠もプログラム
９雇にするためにはセル寸法が従来セルよシ大きくなっ
てし葦１１１１１憾！度が同上（倍）した―には鳩果横
化が計れないし、セル面積増加による寄生４ｉＦ−瀘の
４席という二次幼果も福生する。−万、局米積化ｔ−ね
らうべく、バタン２０３ｆ：従来セルと同一寸法にする
と、バタン２０１や２０２でプログラムされた素子の一
作運藏はチャネル−が小さ６分だけ従来セルのそれよシ
迩くなる。
したがって本＠明の目的は、４不的には従来の１セルで
１ピツト情１１ｆｔｉｓｄ道する方式に対してｌセルで
ｆｉｌ！献ピッ）ｆｌｆｌｉｔ−記憶す６万武を提供す
ることにめるが、とくにｆｌｖ１１１１Ｎ密度が向上し
た分だけ尚呆槓化し、かつ−作速藏を従来の１セルでｌ
ピッ）１ｆｌｌｉｔ、ｉｃＥ憶する方式のそれと同等に
した記憶績ｔｔｔ″提供するととＶζめる。なお以下の
説明では・ ｌセルで２ビツト１′＃報會ｍｌ直する万
べｔ説明するが、複畝ピットという一般性は失なわれな
い。
１ピツト情１１ｆｔｉｓｄ道する方式に対してｌセルで
ｆｉｌ！献ピッ）ｆｌｆｌｉｔ−記憶す６万武を提供す
ることにめるが、とくにｆｌｖ１１１１Ｎ密度が向上し
た分だけ尚呆槓化し、かつ−作速藏を従来の１セルでｌ
ピッ）１ｆｌｌｉｔ、ｉｃＥ憶する方式のそれと同等に
した記憶績ｔｔｔ″提供するととＶζめる。なお以下の
説明では・ ｌセルで２ビツト１′＃報會ｍｌ直する万
べｔ説明するが、複畝ピットという一般性は失なわれな
い。
前記の１セルで２ピツト１１Ｉ鑵を記憶する万べがチャ
ネルＩ１１！をプログラムしてセルトランジスタのゲー
トコンダクタンスｔ−に４択するのに対して、本発明の
１セルで２ピツ）、’＃１ｉｋＩｉａ瀘する方式はセル
トランジスタのしきい電圧ｔ−４択するｔので６る。そ
の頗しきい成圧ｔチャネル不純＃−置ゼζよシブログラ
ムするのではなく、短チャネル幼果を利用していること
ｔ特長としている。
ネルＩ１１！をプログラムしてセルトランジスタのゲー
トコンダクタンスｔ−に４択するのに対して、本発明の
１セルで２ピツ）、’＃１ｉｋＩｉａ瀘する方式はセル
トランジスタのしきい電圧ｔ−４択するｔので６る。そ
の頗しきい成圧ｔチャネル不純＃−置ゼζよシブログラ
ムするのではなく、短チャネル幼果を利用していること
ｔ特長としている。
以下、本発明の第１の実施例を説明する。以下では時に
ことわらないｐＪｔＬ Ｎチャンネルのムｖ１１８トラ
ンジスタについて説−するが、Ｐチャンネルの場合も同
体でるる。Ｉｊｇ３図１工しさｉ電圧の逗チャネル効釆
を示して匹る。周知のように、ＭＩａ形トランジスタの
チャネル量りを短くしていくと、ドレインと２ｍｌ１板
間のＰＮ接合によシ生成された窒乏層がチャネル部を覆
うようになるため、しきい゛畦圧ｖ！菖は低下（Ｐチャ
ネル素子では９厘の絶対直）する。とくにＬａ’に常用
最小寸法とすると、Ｌ、より短−チャネル長ｔもったト
ランジスタのＶｔｘはチャネル長を短くするに従って、
ｔｅＩＬに低下することが知られている。
ことわらないｐＪｔＬ Ｎチャンネルのムｖ１１８トラ
ンジスタについて説−するが、Ｐチャンネルの場合も同
体でるる。Ｉｊｇ３図１工しさｉ電圧の逗チャネル効釆
を示して匹る。周知のように、ＭＩａ形トランジスタの
チャネル量りを短くしていくと、ドレインと２ｍｌ１板
間のＰＮ接合によシ生成された窒乏層がチャネル部を覆
うようになるため、しきい゛畦圧ｖ！菖は低下（Ｐチャ
ネル素子では９厘の絶対直）する。とくにＬａ’に常用
最小寸法とすると、Ｌ、より短−チャネル長ｔもったト
ランジスタのＶｔｘはチャネル長を短くするに従って、
ｔｅＩＬに低下することが知られている。
本発明でｌよこのしきい−圧の短チャネル幼果を利用し
て１セルに２ビット情報すなわち４ｆ［會記瀘させる几
めに、第４図に示す工うに■トランジスタを形成しな＾
セル４Ｇ、■チャネル長ｔ−Ｌｔにするセル４１．■チ
ャネル長ｔＬｍにするセル４２、■チャ゛ネル長ｔＬｍ
にする′セル４３、の４パタン倉プログラムする。４４
図ａこの４パタ／ｌ−圧ρ為ら頑に示す。選択ｍ１０２
に選択電圧Ｖｃｃが印加されたときに、出力１ｍ１４０
Ｇの電圧は変化せず、出力ｌｌｌＩ４０１，４０２．４
０３ｒまそれぞれ＊Ａｚ４１ ＃ ４２ ＃ ４３（１
）シＪ！Ｉ／＆ｌＩ［Ｖｓ ａ Ｖｓ ａＶ、と共通ｆ
ｉ１０３の電圧Ｖｃｃに依存した電圧Ｖｃｃ−Ｖｔ ｅ
Ｖｃｃ−Ｖ＠ 、 Ｖａｃ−Ｖ＠ｔ−１ｋＪ力する。
て１セルに２ビット情報すなわち４ｆ［會記瀘させる几
めに、第４図に示す工うに■トランジスタを形成しな＾
セル４Ｇ、■チャネル長ｔ−Ｌｔにするセル４１．■チ
ャネル長ｔＬｍにするセル４２、■チャ゛ネル長ｔＬｍ
にする′セル４３、の４パタン倉プログラムする。４４
図ａこの４パタ／ｌ−圧ρ為ら頑に示す。選択ｍ１０２
に選択電圧Ｖｃｃが印加されたときに、出力１ｍ１４０
Ｇの電圧は変化せず、出力ｌｌｌＩ４０１，４０２．４
０３ｒまそれぞれ＊Ａｚ４１ ＃ ４２ ＃ ４３（１
）シＪ！Ｉ／＆ｌＩ［Ｖｓ ａ Ｖｓ ａＶ、と共通ｆ
ｉ１０３の電圧Ｖｃｃに依存した電圧Ｖｃｃ−Ｖｔ ｅ
Ｖｃｃ−Ｖ＠ 、 Ｖａｃ−Ｖ＠ｔ−１ｋＪ力する。
ｔ、７’ｊ−７）Ｅ）Ｃ１信号ｌｍ４００は＊、ｔｊｌ
”００’２，４０１は一４＠ｌｌ’Ｊ−，４０２はｇＩ
ｊＩ壇”１０’ｔ。
”００’２，４０１は一４＠ｌｌ’Ｊ−，４０２はｇＩ
ｊＩ壇”１０’ｔ。
４０３は、＊ａｌ”０１”を出力すると考えることがで
きる。第４図から側らかなように、出力４０３に一続さ
れているトランジスタセル４３’ｊ−従来の１セルで１
ビツトτ記達する方式のセルと同じ大ささにすれば、４
０１ｆ４０２に−ｄさｎるトランジスタ４１．４２は４
０３のトランジスタ４３よシ小さく、ゲート＃菫が小さ
いとめ５利点がろる。さらに４１．４２のＡ子ではゲー
ト長が短匹のでゲートコンダクタンスが４３の素子より
大きｉと匹う利点も６る。これらの利点はいずれも励
′作速度を同上させる要因でるるため、４２図で示し
た方式の欠点ｄ手刀式には存在しなめ。
きる。第４図から側らかなように、出力４０３に一続さ
れているトランジスタセル４３’ｊ−従来の１セルで１
ビツトτ記達する方式のセルと同じ大ささにすれば、４
０１ｆ４０２に−ｄさｎるトランジスタ４１．４２は４
０３のトランジスタ４３よシ小さく、ゲート＃菫が小さ
いとめ５利点がろる。さらに４１．４２のＡ子ではゲー
ト長が短匹のでゲートコンダクタンスが４３の素子より
大きｉと匹う利点も６る。これらの利点はいずれも励
′作速度を同上させる要因でるるため、４２図で示し
た方式の欠点ｄ手刀式には存在しなめ。
ところで＃−４坏貞造プロセスにおわて、ゲート加工寸
法の！４現注はめまりよく広い。第３図におｉてＬのバ
ラツキが多いとり、やも、の領域ではＶ！履の【ＩＩＪ
が大きくなる几め、こｔ／）ｆ勘を補償する必要が６る
。４５図はこの補償を増成した本発明の第ｌの実画間の
回路構成図で６タ、第６図はそのタイムチャートでるる
。第５図はメモリセル部５０と情報センスｓ６０の内、
一つの出力−５０１に関する部分を示して＾る。ｉ４択
一５００に対してセル出力ｌｍ６０１はメモリセルのト
ランジスタ４１ゞ４３を介して−ｄされて匹る。谷トラ
ンジスタ４１〜４ａのドレイン（・よへ通の越圧Ｖｃｃ
ｉＣ−続され、ノースゲ工出方−５０１に殖絖され、ゲ
ート１よ対嘉Ｃ；Ｔ、ロー択一５００の一つに捩絖さ、
ｎて＾金。セル出力−５０１ｕよｆず放−１ｄ号５０３
が刀ａ７ｔリユたトランジスタ５１１にょル放−されＯ
ボルト？ζリ−一足される。次に充４信号５０２（電圧
はＶｃａ）にょタセル出力巌５０１はトランジスタ’５
１２，５１３ｔ−介してＶｃｃ−Ｖｔ−ｖ畠に光イされ
る。なぜなりチャネル量がＬｌのトランジスタ５１２は
ドレインとゲートの電圧が共にＶａａ″′Ｃψるため、
そのノース′電圧はＶａｃ−Ｖｔになる。同僚にチャネ
ル量Ｌｓのトランジスタ５１３ａドレインがＶａａｚ
ゲートがＶｃ ｃ −Ｖ Ｊでめるためソース電圧ｄ
Ｖｃａ−Ｖｓ−Ｖｓとなるからでめる。なおトランジス
タ５１２Ｊｒよび５１３から成る充ｗｔ回路はクロック
Ｆ１期弐几Ｏ遍の高速化のＫＯのもので６１、Ｖｃ ａ
−Ｖ ＊ −Ｖ ｓという嵐７ｆや、その−一方式も
４：透明に必須のものではなｉ。
法の！４現注はめまりよく広い。第３図におｉてＬのバ
ラツキが多いとり、やも、の領域ではＶ！履の【ＩＩＪ
が大きくなる几め、こｔ／）ｆ勘を補償する必要が６る
。４５図はこの補償を増成した本発明の第ｌの実画間の
回路構成図で６タ、第６図はそのタイムチャートでるる
。第５図はメモリセル部５０と情報センスｓ６０の内、
一つの出力−５０１に関する部分を示して＾る。ｉ４択
一５００に対してセル出力ｌｍ６０１はメモリセルのト
ランジスタ４１ゞ４３を介して−ｄされて匹る。谷トラ
ンジスタ４１〜４ａのドレイン（・よへ通の越圧Ｖｃｃ
ｉＣ−続され、ノースゲ工出方−５０１に殖絖され、ゲ
ート１よ対嘉Ｃ；Ｔ、ロー択一５００の一つに捩絖さ、
ｎて＾金。セル出力−５０１ｕよｆず放−１ｄ号５０３
が刀ａ７ｔリユたトランジスタ５１１にょル放−されＯ
ボルト？ζリ−一足される。次に充４信号５０２（電圧
はＶｃａ）にょタセル出力巌５０１はトランジスタ’５
１２，５１３ｔ−介してＶｃｃ−Ｖｔ−ｖ畠に光イされ
る。なぜなりチャネル量がＬｌのトランジスタ５１２は
ドレインとゲートの電圧が共にＶａａ″′Ｃψるため、
そのノース′電圧はＶａｃ−Ｖｔになる。同僚にチャネ
ル量Ｌｓのトランジスタ５１３ａドレインがＶａａｚ
ゲートがＶｃ ｃ −Ｖ Ｊでめるためソース電圧ｄ
Ｖｃａ−Ｖｓ−Ｖｓとなるからでめる。なおトランジス
タ５１２Ｊｒよび５１３から成る充ｗｔ回路はクロック
Ｆ１期弐几Ｏ遍の高速化のＫＯのもので６１、Ｖｃ ａ
−Ｖ ＊ −Ｖ ｓという嵐７ｆや、その−一方式も
４：透明に必須のものではなｉ。
次に２１１式−５ｏｏめうちの−ずれη−１つに信号（
゛＜ｋＥ ｖよＶｃｃ）が〃口えられるとする。＾ま図
で４１のトランジスタに一式信号を加えるζ、そのチャ
ネル量かＬＩ、でのるのでし峰ｉ電圧はＶ、で６９こと
ρ為ら１セル調カー５０１θ−圧σ−Ｖｅｃ−Ｖｌ−Ｖ
ｊからＶｃｃ Ｖｎ と上舛する。同僚にトランジス
タ４２．！３に一続された一式一にそれぞれＶａｃｔ−
印／Ｊｌ ｆ ４’Ｌば、０社らのトランジスタのチャ
ネル量はり、、ｈ、でめるのでセル出力−５０１の電圧
はそｎぞれ、Ｖｃｃ−ＶＢ 、 Ｖｃｃ −’ｂ と
なる。
゛＜ｋＥ ｖよＶｃｃ）が〃口えられるとする。＾ま図
で４１のトランジスタに一式信号を加えるζ、そのチャ
ネル量かＬＩ、でのるのでし峰ｉ電圧はＶ、で６９こと
ρ為ら１セル調カー５０１θ−圧σ−Ｖｅｃ−Ｖｌ−Ｖ
ｊからＶｃｃ Ｖｎ と上舛する。同僚にトランジス
タ４２．！３に一続された一式一にそれぞれＶａｃｔ−
印／Ｊｌ ｆ ４’Ｌば、０社らのトランジスタのチャ
ネル量はり、、ｈ、でめるのでセル出力−５０１の電圧
はそｎぞれ、Ｖｃｃ−ＶＢ 、 Ｖｃｃ −’ｂ と
なる。
ヤしてトランジスタの形成ざルてｉない４ポーにＶｃｃ
を印訓しても、セル出力−ｒｌ Ｖｃ ｃ −Ｖｌ −
Ｖｓのままでめる。４５図でａ−明のため、４本の遇゛
択一に対して−ｔｔＬ−ｔｌれ異なったチャネル弐のト
ランジスタが一続されてｔｎ、６例倉縄緘ｄも含んで示
した。実−にはのる１つの通訳−に対して、■トランジ
スタｔｌｌｌ！ｄｔ、な−１■チヤネル便１．ａのトラ
ンジスタ１１ニーｄする、■チャネルｔｉｔ Ｌ ｚの
トランジスタｔｄｄｆ４Ｉ、■チャネル民り烏のトラン
ジスタを曽ｄする、の４通ｐのパタンτプログ２ムする
ことによＬＪＡ択一にｖｃｃｔ−加えるとセル出力−は
そルぞｎ、 Ｖｃｃ−ＶＢ −Ｖｍ、 Ｖｃｃ−ＶＢ
ｍＶｃ ｃ −Ｖ−ｍ Ｖｃｃ −ＶＢ （１）１１ｔ
Ｌ を示す。（Ｖｔ ＜Ｖｔ＜Ｖｓ ＜Ｖｃｃ） Ｌ之
がりてセル出力１ＩＩ５０１の４１１［會コンハｌ／−
夕５０７〜５０９で比畝し、エンコーダ５υ５でコンパ
ノー夕５０７〜５０９の出力のＭｉ＃せに応じ友２櫨信
号τ出力できる。こうして、ｌりのセルで２ビツト（＝
４状膳）をＬｌ道さぜ、ｄ−丁ことが可−となる。
を印訓しても、セル出力−ｒｌ Ｖｃ ｃ −Ｖｌ −
Ｖｓのままでめる。４５図でａ−明のため、４本の遇゛
択一に対して−ｔｔＬ−ｔｌれ異なったチャネル弐のト
ランジスタが一続されてｔｎ、６例倉縄緘ｄも含んで示
した。実−にはのる１つの通訳−に対して、■トランジ
スタｔｌｌｌ！ｄｔ、な−１■チヤネル便１．ａのトラ
ンジスタ１１ニーｄする、■チャネルｔｉｔ Ｌ ｚの
トランジスタｔｄｄｆ４Ｉ、■チャネル民り烏のトラン
ジスタを曽ｄする、の４通ｐのパタンτプログ２ムする
ことによＬＪＡ択一にｖｃｃｔ−加えるとセル出力−は
そルぞｎ、 Ｖｃｃ−ＶＢ −Ｖｍ、 Ｖｃｃ−ＶＢ
ｍＶｃ ｃ −Ｖ−ｍ Ｖｃｃ −ＶＢ （１）１１ｔ
Ｌ を示す。（Ｖｔ ＜Ｖｔ＜Ｖｓ ＜Ｖｃｃ） Ｌ之
がりてセル出力１ＩＩ５０１の４１１［會コンハｌ／−
夕５０７〜５０９で比畝し、エンコーダ５υ５でコンパ
ノー夕５０７〜５０９の出力のＭｉ＃せに応じ友２櫨信
号τ出力できる。こうして、ｌりのセルで２ビツト（＝
４状膳）をＬｌ道さぜ、ｄ−丁ことが可−となる。
次にセルｃｔ＋＝ｄ５０１は一続される比較回路につい
て述べる。コ／パノニタ５４）７，５０８゜５０９μ−
万の入力はへ瀘にセル出力−５０１に−ｄされて２ル、
成万の入力μそれでれ異なったトランジスタｖｃよる分
圧１ｉ？ｌ錯に一続されて＾る。
て述べる。コ／パノニタ５４）７，５０８゜５０９μ−
万の入力はへ瀘にセル出力−５０１に−ｄされて２ル、
成万の入力μそれでれ異なったトランジスタｖｃよる分
圧１ｉ？ｌ錯に一続されて＾る。
コンパレータ５０７に一続されて＾る分圧１１ａｌｊｌ
はチャネル量Ｌｓｔ４つトランジスタ５３と、十分長ｉ
チャネル兼ｔＳちかつオン抵抗の十分大Ｉｉ壕トランジ
スタ５６とから成る。５６０オン抵抗が十分大ｌ１ｖｈ
１ｃめ、分圧回路の出力はＶａｃ−Ｖｓｔわずかに下ま
わる電圧を示す。同僚にム、のチャネル量をもつトラン
ジスタ５１と、トランジスタ苧６と同・様な寸法のトラ
ンジスタ５４による分圧回路の出力域圧はＶａｃ−Ｖｔ
ｔ−わずかに上置ゎ９、チャネル量Ｌ！のトランジスタ
５２と５６と１司様なトランジスタ５５による分圧回路
の出力１１Ｃ圧はＶｃｃ−Ｖ鵞をわずρ為に下まわる。
はチャネル量Ｌｓｔ４つトランジスタ５３と、十分長ｉ
チャネル兼ｔＳちかつオン抵抗の十分大Ｉｉ壕トランジ
スタ５６とから成る。５６０オン抵抗が十分大ｌ１ｖｈ
１ｃめ、分圧回路の出力はＶａｃ−Ｖｓｔわずかに下ま
わる電圧を示す。同僚にム、のチャネル量をもつトラン
ジスタ５１と、トランジスタ苧６と同・様な寸法のトラ
ンジスタ５４による分圧回路の出力域圧はＶａｃ−Ｖｔ
ｔ−わずかに上置ゎ９、チャネル量Ｌ！のトランジスタ
５２と５６と１司様なトランジスタ５５による分圧回路
の出力１１Ｃ圧はＶｃｃ−Ｖ鵞をわずρ為に下まわる。
このようにしてコンパレータ５０７はセル出力ｆｉ５０
１ｏ出力゛−圧がＶｃ ｃ −Ｖ−に対して大さいか否
かを比較できる。ここで、セルで）４４匹たトランジス
タのチャネル量がプロセスの加工４ＩＩ度によりＬｌか
らずれてセル出力−４圧がＶａｃ−Ｖ＠η為らずれたと
しても、コンパレータの比ｑＲＩｉＩＥ圧（およそＶｃ
ａ−Ｖｓ）もトランジスタ５３Ｊ）チャネル量がＬ烏か
ら同僚にずれることρ為ら変化する沈め、プロセスによ
るチャネル長バラツ中を補償できる。
１ｏ出力゛−圧がＶｃ ｃ −Ｖ−に対して大さいか否
かを比較できる。ここで、セルで）４４匹たトランジス
タのチャネル量がプロセスの加工４ＩＩ度によりＬｌか
らずれてセル出力−４圧がＶａｃ−Ｖ＠η為らずれたと
しても、コンパレータの比ｑＲＩｉＩＥ圧（およそＶｃ
ａ−Ｖｓ）もトランジスタ５３Ｊ）チャネル量がＬ烏か
ら同僚にずれることρ為ら変化する沈め、プロセスによ
るチャネル長バラツ中を補償できる。
；ンパＶ−タ、５０８，５０９に関しても１Ｉｉｊｌｌ
Ｋプロセメ（Ｃよるチャネル長バラツキｔ４慣しつつセ
ル出カー゛−圧がそれぞれＶａｃ−Ｖｌ 、 Ｖｃａ−
Ｖ、ＶＣ対して大きいρ烏合か會比−できる。ｃＪ）よ
うにして、３りのコンパレータの比−新米をエンコーダ
５０５によって４１１状−に変換して２ピツト出力５１
０を得る。ｚ＞：ｔｙパＶ−夕５０７〜５０９、エンコ
ーダ５０５の１ｇｌ路は肩矧のものでよめか、コンパレ
ータに関してはチョッパ形回路を用＾で回路規模を小さ
くしてＲＯＭセルとの寸法のクルめい倉とる必要がる・
る。以上述べたように短チヤネルトランジスタを用いた
本発明の嬉Ｉｏ冥ｓ？１１は半導体勇造プロセスの条件
変動に対して常用竣小ダート長を用いた通常のｆＩｉＩ
埋１１１ａｊｌと同等の耐性ｔ−有すること込；列らか
である。なお、本実ＪＩＩ例においてはトランジスタ５
４〜５６をＪＩｋ会によっては省略できる。
Ｋプロセメ（Ｃよるチャネル長バラツキｔ４慣しつつセ
ル出カー゛−圧がそれぞれＶａｃ−Ｖｌ 、 Ｖｃａ−
Ｖ、ＶＣ対して大きいρ烏合か會比−できる。ｃＪ）よ
うにして、３りのコンパレータの比−新米をエンコーダ
５０５によって４１１状−に変換して２ピツト出力５１
０を得る。ｚ＞：ｔｙパＶ−夕５０７〜５０９、エンコ
ーダ５０５の１ｇｌ路は肩矧のものでよめか、コンパレ
ータに関してはチョッパ形回路を用＾で回路規模を小さ
くしてＲＯＭセルとの寸法のクルめい倉とる必要がる・
る。以上述べたように短チヤネルトランジスタを用いた
本発明の嬉Ｉｏ冥ｓ？１１は半導体勇造プロセスの条件
変動に対して常用竣小ダート長を用いた通常のｆＩｉＩ
埋１１１ａｊｌと同等の耐性ｔ−有すること込；列らか
である。なお、本実ＪＩＩ例においてはトランジスタ５
４〜５６をＪＩｋ会によっては省略できる。
４７図は本発明の第２の実施例を示して＾る。
第１の実施例ではメモリセル部蚕充放−クロックにより
ｍｗｂしたもので６うた。嬉２の実施例は上記クロック
を用−なｉ４成となってｉる。各セルのトランジスタ４
１〜４３と４ｄｌ Ｖａｃ％迩択１通訳り％出力ｄ５０
１との一続は４５図の場合と同じでるる。充放゛−り１
ツクによるスイッチフグ素子５１１〜５１３（３１１５
図）のかわりにオン抵抗の大きな負荷素子Ｔｔ−用一て
セル出力Ｉａ５０１の電圧がセルトランジスタ４１〜４
３のし＋ｉ匹電圧に対応するような構成をとる。ここで
もコンパレータ５０７〜５０９の、図では負と示した入
力はｈ菖のバラツキ金補償するために、セルで用いた素
子４１〜４３の寸法と同一の寸法を持つ素子５１〜５３
および負＃素子Ｔと同じ寸法のトランジスタＴ、〜Ｔ、
による分圧１１１！ｌ路を採用している。
ｍｗｂしたもので６うた。嬉２の実施例は上記クロック
を用−なｉ４成となってｉる。各セルのトランジスタ４
１〜４３と４ｄｌ Ｖａｃ％迩択１通訳り％出力ｄ５０
１との一続は４５図の場合と同じでるる。充放゛−り１
ツクによるスイッチフグ素子５１１〜５１３（３１１５
図）のかわりにオン抵抗の大きな負荷素子Ｔｔ−用一て
セル出力Ｉａ５０１の電圧がセルトランジスタ４１〜４
３のし＋ｉ匹電圧に対応するような構成をとる。ここで
もコンパレータ５０７〜５０９の、図では負と示した入
力はｈ菖のバラツキ金補償するために、セルで用いた素
子４１〜４３の寸法と同一の寸法を持つ素子５１〜５３
および負＃素子Ｔと同じ寸法のトランジスタＴ、〜Ｔ、
による分圧１１１！ｌ路を採用している。
第８図は本発明の４３゛の実施例を示して＾る。
ここではＦＩＩ７２例がゲート長ｔプログラムすること
によってトランジスタのしきい電圧を変えているる。各
セルトランジスタ４１〜４３のドレインが出力ｄ５Ｇ１
に＊続されており、ソースは共通に置端されて＾る。出
力［５０１には、更に負荷トランジスタＤ、のゲートと
ソースが接続されて＾る０分圧回路も負荷トランジスタ
Ｄ、と同じ寸法のトランジスタＤ、〜Ｄ４と、チャネル
長り、〜Ｌｓ？ｒ：・ぎするトランジスタ５４〜５６の
直列接続からなる。トランジスタ５４〜５６のゲートに
は゛−謔゛鴫電圧ａｃが印加されて匹る。セル出力！）
Ｏｌの出力電圧変化の４度は素子り、とセル素子４１〜
４３とのゲートコンダクタンス比に大きく依存してい′
る。したがってセルトランジスタ４１〜４３のチャネル
長ｔ−＊長ｍ例と同様にプログラムすることによ）、選
択＠５ｏｏｒｃ信号が印加されてからセル出力ｓｏｉ
（非選択時にはＶａｃＫｉｘ１／ｈＶペルｔ−Ｖする。
によってトランジスタのしきい電圧を変えているる。各
セルトランジスタ４１〜４３のドレインが出力ｄ５Ｇ１
に＊続されており、ソースは共通に置端されて＾る。出
力［５０１には、更に負荷トランジスタＤ、のゲートと
ソースが接続されて＾る０分圧回路も負荷トランジスタ
Ｄ、と同じ寸法のトランジスタＤ、〜Ｄ４と、チャネル
長り、〜Ｌｓ？ｒ：・ぎするトランジスタ５４〜５６の
直列接続からなる。トランジスタ５４〜５６のゲートに
は゛−謔゛鴫電圧ａｃが印加されて匹る。セル出力！）
Ｏｌの出力電圧変化の４度は素子り、とセル素子４１〜
４３とのゲートコンダクタンス比に大きく依存してい′
る。したがってセルトランジスタ４１〜４３のチャネル
長ｔ−＊長ｍ例と同様にプログラムすることによ）、選
択＠５ｏｏｒｃ信号が印加されてからセル出力ｓｏｉ
（非選択時にはＶａｃＫｉｘ１／ｈＶペルｔ−Ｖする。
）がＯｖに向かう速度２よびその電圧値は変化する。し
たがって５０１の電圧を両方の入力にし、他方の入力が
分圧１ｇＩＩＩ＆に一続されるコンパン−夕５０７〜５
０９により、上述の電圧変化遠戚なｉし電圧ＩＩｔ−繊
別できる。よってこ／Ｌｔ−エンコーダ５０５ｖｃて符
号化すれば２ピツト１１１櫂が得られる０本例でもコン
パレータの入力はそれぞれｈ厘のバラツキに応じて変化
する信号かはｉっておシ、このバラツキを補償できる構
成をとって匹る。
たがって５０１の電圧を両方の入力にし、他方の入力が
分圧１ｇＩＩＩ＆に一続されるコンパン−夕５０７〜５
０９により、上述の電圧変化遠戚なｉし電圧ＩＩｔ−繊
別できる。よってこ／Ｌｔ−エンコーダ５０５ｖｃて符
号化すれば２ピツト１１１櫂が得られる０本例でもコン
パレータの入力はそれぞれｈ厘のバラツキに応じて変化
する信号かはｉっておシ、このバラツキを補償できる構
成をとって匹る。
以上で述べ良知（本発明によれば、セルトランジスタの
チャネル長ｔグログラムすることによシ、従来の１セル
で１ピットｃ−憶する方式に比して２倍に近＾ＪＪｋ！
Ｒ度、同等の励作速戚ｔもりた１セルで２ビット１−＜
憶するＲＯＭおよびＰＬＡｔ−実現できる。ｔた本発明
では常用最小チャネル長よシも短−寸法のセルトランジ
スタを用ｉているが、それによシ４５１Ｅするしきい電
圧のプロセス変動によるバラツキ金補償してお９、虐用
戚小チャネル長のみ倉用匹た果横回路と＋１１４１ ｆ
）ｔｘ留りが期待できる。なお本発明の装置は原理的に
杜１七ルで２ビツトよシ多い情報を記憶する装置に容易
に展開できる。その際はプログラムするゲート長の種類
を増やし、それに応じてコンパレータも増設する。
チャネル長ｔグログラムすることによシ、従来の１セル
で１ピットｃ−憶する方式に比して２倍に近＾ＪＪｋ！
Ｒ度、同等の励作速戚ｔもりた１セルで２ビット１−＜
憶するＲＯＭおよびＰＬＡｔ−実現できる。ｔた本発明
では常用最小チャネル長よシも短−寸法のセルトランジ
スタを用ｉているが、それによシ４５１Ｅするしきい電
圧のプロセス変動によるバラツキ金補償してお９、虐用
戚小チャネル長のみ倉用匹た果横回路と＋１１４１ ｆ
）ｔｘ留りが期待できる。なお本発明の装置は原理的に
杜１七ルで２ビツトよシ多い情報を記憶する装置に容易
に展開できる。その際はプログラムするゲート長の種類
を増やし、それに応じてコンパレータも増設する。
第１図は従来の１セルで１ビツト情報を記憶する８０Ｍ
％第２図は従来の１セルで２ビツト情報を記憶するＲＯ
Ｍ、第３図はトランジスタしきい電圧の短チヤネル効果
を示している。第４図は本発明のセル、第５図および第
６図は第１の実施例の回路構成ならびにタイ、ミングを
示している。第７図、第８図はそれぞれ本発明の第２の
実施例、第３の実施例の回路構成を示している。 ５０７〜５０９・・・コンパレータ、５０５・・・エン
コ″ｆＪ １ 目 聾２ 目
％第２図は従来の１セルで２ビツト情報を記憶するＲＯ
Ｍ、第３図はトランジスタしきい電圧の短チヤネル効果
を示している。第４図は本発明のセル、第５図および第
６図は第１の実施例の回路構成ならびにタイ、ミングを
示している。第７図、第８図はそれぞれ本発明の第２の
実施例、第３の実施例の回路構成を示している。 ５０７〜５０９・・・コンパレータ、５０５・・・エン
コ″ｆＪ １ 目 聾２ 目
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳ形トランジスタのチャネル黄ヲプログラムす
ることにニジしさい鴫圧ないしコンダクタンスｋｆ化さ
せたｔｌ１ｍ＝己道部と、譲−圧ないしコンダクタンス
の差を検出する゛−圧比ｄａとから成シ、ｌセルめたＭ
ｌ故ピットのｆ報ｆｌ己１１１Ｔること１−＊徴とし九
半ビ４本−出し専用記憶装置。 ２、上記シ圧比械器は両方の人力がｉ′＃報ｓｔ２億部
からの、６号に、１−万の入力がセルで用いたトランジ
スタのゲート寸法と同一の寸沃イ待つトランジスタを含
むバイアスぼ圧発生回路に接続されていることを特徴と
する請求軸囲第１項−ｄ械の一己ｕｉ撃岨−虻。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105572A JPS589293A (ja) | 1981-07-08 | 1981-07-08 | 半導体読出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105572A JPS589293A (ja) | 1981-07-08 | 1981-07-08 | 半導体読出し専用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589293A true JPS589293A (ja) | 1983-01-19 |
Family
ID=14411232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105572A Pending JPS589293A (ja) | 1981-07-08 | 1981-07-08 | 半導体読出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151395A (ja) * | 1983-02-08 | 1984-08-29 | Toshiba Corp | 半導体記憶装置 |
-
1981
- 1981-07-08 JP JP56105572A patent/JPS589293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151395A (ja) * | 1983-02-08 | 1984-08-29 | Toshiba Corp | 半導体記憶装置 |
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