JPS5837953A - 積層半導体集積回路装置 - Google Patents
積層半導体集積回路装置Info
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- JPS5837953A JPS5837953A JP56136381A JP13638181A JPS5837953A JP S5837953 A JPS5837953 A JP S5837953A JP 56136381 A JP56136381 A JP 56136381A JP 13638181 A JP13638181 A JP 13638181A JP S5837953 A JPS5837953 A JP S5837953A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は，電界効果トラ゛ンジスタ（ＦＩＴ）を含む素
子が集積形成された半導体層を絶縁層をはさんで複数層
積層して構成される積層半導体集積回路装置書二関する
。
子が集積形成された半導体層を絶縁層をはさんで複数層
積層して構成される積層半導体集積回路装置書二関する
。
Ｎチャネル素子とＰチャネル素子を含む回路の中で最も
著明なものは相補聾回路である。第１図はその１例で３
人力のＣＭ０８ＮＯｉ１回路を示す。６個のＭＯ ８
Ｆ Ｅｌテー”１ ｅ Ｔ＊ ＊ Ｔ１及び’Ｉ’
，’ ， ＴＩ’ ， Ｔ，’は３個ノ入力信号ｖ１
１ ｖ，，■．によって開閉される。”ｍｅτ，，Ｔ，
はＮチャネルｍＴｌ・，テ，●，テ．１はＰチャネルの
ため、”１ ＊ Ｔｔ ＊ Ｔｊが開のときは’ｒ
，’ ，’ｒ，’，’ｒ，’が閉、Ｔ，’ ，’ｒ，Ｉ
，’ｒ，”が開ノトき｝！Ｔｔ−Ｔｌ＊Ｔｍが閉とな
り，状態が遷移する瞬間を除いて，ＶＤＤからＶｌｌへ
の直流電流は流れない。すなわち電力消費は極めて少く
，今後、Ｌ８Ｉが大規模化すればするほどますます重要
endpage:1 となりつ＼ある回路方式である。
著明なものは相補聾回路である。第１図はその１例で３
人力のＣＭ０８ＮＯｉ１回路を示す。６個のＭＯ ８
Ｆ Ｅｌテー”１ ｅ Ｔ＊ ＊ Ｔ１及び’Ｉ’
，’ ， ＴＩ’ ， Ｔ，’は３個ノ入力信号ｖ１
１ ｖ，，■．によって開閉される。”ｍｅτ，，Ｔ，
はＮチャネルｍＴｌ・，テ，●，テ．１はＰチャネルの
ため、”１ ＊ Ｔｔ ＊ Ｔｊが開のときは’ｒ
，’ ，’ｒ，’，’ｒ，’が閉、Ｔ，’ ，’ｒ，Ｉ
，’ｒ，”が開ノトき｝！Ｔｔ−Ｔｌ＊Ｔｍが閉とな
り，状態が遷移する瞬間を除いて，ＶＤＤからＶｌｌへ
の直流電流は流れない。すなわち電力消費は極めて少く
，今後、Ｌ８Ｉが大規模化すればするほどますます重要
endpage:1 となりつ＼ある回路方式である。
従来このような回路を組むには、半導体たとえば８Ｍの
表面上１：素子を平面的に並べていた。
表面上１：素子を平面的に並べていた。
第２図はその１例で第１図の３人力ＣＭ０８ ＮＯＲ回
路の８１結晶表面上へのレイアウト図である争Ｎｆヤ＊
ルＭＯ８ＦＩＴ’ ＪＲ子４ Ｆ ？ ヤ＊ ルＭＯ
８ＦＩｆＴ素子も全て同一平面上に並べてあり、したが
って両種の素子間の分離にはＰウヱルという特別な方法
を用いている．すなわち、Ｎｌｌの８１結晶上に、ある
限定されたＰｆｉ領域を作り，それをＰクエルと称する
。ＮチャネルＭＯ８Ｆｌ’ｌ’ − Ｔ１〜〒．はＰウ
エル内に作られ、ＰチャネルＭＯ８ＩＰｌ’ｒ．’ｒ１
’〜Ｔ．１はもともとのＮ＠８最表面ζコ作られている
。分離方法としては逆も可能で、Ｐ型８１表面にＮクヱ
ルな作り、Ｎクヱル内にｒチャネル素子，外にＮチャネ
ル素子を作っても夷い． このような従来の集積回路には次のような欠点がある。
路の８１結晶表面上へのレイアウト図である争Ｎｆヤ＊
ルＭＯ８ＦＩＴ’ ＪＲ子４ Ｆ ？ ヤ＊ ルＭＯ
８ＦＩｆＴ素子も全て同一平面上に並べてあり、したが
って両種の素子間の分離にはＰウヱルという特別な方法
を用いている．すなわち、Ｎｌｌの８１結晶上に、ある
限定されたＰｆｉ領域を作り，それをＰクエルと称する
。ＮチャネルＭＯ８Ｆｌ’ｌ’ − Ｔ１〜〒．はＰウ
エル内に作られ、ＰチャネルＭＯ８ＩＰｌ’ｒ．’ｒ１
’〜Ｔ．１はもともとのＮ＠８最表面ζコ作られている
。分離方法としては逆も可能で、Ｐ型８１表面にＮクヱ
ルな作り、Ｎクヱル内にｒチャネル素子，外にＮチャネ
ル素子を作っても夷い． このような従来の集積回路には次のような欠点がある。
第１に，８１表面の面積を大きく消費することである．
第２に、多数の入力ラインが同一千面１におかれるため
，躬段の回路の出力部との間に長い配線を要することで
ある。即ち、入力が１本ならば、前段の回路と本回路を
密接しておくことができるが，入力が複数本になると，
前段の回路も複数個になり、当然ながら密接して配置す
ることはできない。必然的に配線は長くなり，単口ｇｉ
！１面の面積を大きく消費するばかりでなく、信号伝播
の遅れのちとにもなっている。
第２に、多数の入力ラインが同一千面１におかれるため
，躬段の回路の出力部との間に長い配線を要することで
ある。即ち、入力が１本ならば、前段の回路と本回路を
密接しておくことができるが，入力が複数本になると，
前段の回路も複数個になり、当然ながら密接して配置す
ることはできない。必然的に配線は長くなり，単口ｇｉ
！１面の面積を大きく消費するばかりでなく、信号伝播
の遅れのちとにもなっている。
なおここではＣＭ０８回路を例にとって説明したがＮチ
ャネルＦＢＴのみ、またはＰチャネルＦｌ〒のみで構成
された回路の場合も事情は同じである． 本発明はｔ記の点（：＃１み，Ｆｌテを含む素子が集積
形成された半導体層を絶縁層をはさんで複数層積層して
高密度化を図り、かつＬ下に積層されるＦｉｌ’ｒの配
置を所定の関係に設定することで配線長を短かくして信
号伝播の連れを小さくし、高性能化を可能とした檀肩半
導体集積回路装置を提供するものである。
ャネルＦＢＴのみ、またはＰチャネルＦｌ〒のみで構成
された回路の場合も事情は同じである． 本発明はｔ記の点（：＃１み，Ｆｌテを含む素子が集積
形成された半導体層を絶縁層をはさんで複数層積層して
高密度化を図り、かつＬ下に積層されるＦｉｌ’ｒの配
置を所定の関係に設定することで配線長を短かくして信
号伝播の連れを小さくし、高性能化を可能とした檀肩半
導体集積回路装置を提供するものである。
即ち本発明では．半導体層を絶縁層をはさんで上下に積
層して３次元的に回路を構或することが基本である．こ
の基本構成は既に従来からある考え方であるが，本発明
の特徴は，ＮチャネルＦＩＩＴはＮチャネルＦＢ？同士
，ＰチャネルＴＮＴはＰチャネルＦＥＴ同士がと下ζ＝
重なるように積層することにある。この場合更に，Ｌ下
に重なるＦｌテがソース，ドレイン領域とソース，Ｐレ
イン領域同士、？−｝領域とｒ 一ト領域同士が重なる
という具合に，素子配置を設定することが好ましい．こ
れにより、ソースまたはドレイン領域，あるいは両方そ
れぞれを１下に直結することができるという特黴が得ら
れる。
層して３次元的に回路を構或することが基本である．こ
の基本構成は既に従来からある考え方であるが，本発明
の特徴は，ＮチャネルＦＩＩＴはＮチャネルＦＢ？同士
，ＰチャネルＴＮＴはＰチャネルＦＥＴ同士がと下ζ＝
重なるように積層することにある。この場合更に，Ｌ下
に重なるＦｌテがソース，ドレイン領域とソース，Ｐレ
イン領域同士、？−｝領域とｒ 一ト領域同士が重なる
という具合に，素子配置を設定することが好ましい．こ
れにより、ソースまたはドレイン領域，あるいは両方そ
れぞれを１下に直結することができるという特黴が得ら
れる。
本発明によって，次のような利点が得られる。
第１に基板表面の消費面積が大幅ζ；減少し，高書度の
集積回路が出来る。
集積回路が出来る。
第２に、上下の半導体層のプンタクトが同じ型の層にお
いてなされるため，結晶の不整合カー少く，ＪｌｌＬ質
の単結晶層が得られ，性能の高い素子が形成できる。
いてなされるため，結晶の不整合カー少く，ＪｌｌＬ質
の単結晶層が得られ，性能の高い素子が形成できる。
第３に、下層の一部を種結晶として１層を形成する場合
、その種結晶で制御するべき単結晶領域が比較的狭くて
済み、無理なく単結晶化できるので，Ｌ８Ｉとしての歩
留も高くなる。
、その種結晶で制御するべき単結晶領域が比較的狭くて
済み、無理なく単結晶化できるので，Ｌ８Ｉとしての歩
留も高くなる。
第４に多入力ＮＯＲ回路などを組んだ場合、それらの入
力はそれぞれ異る層に設けること力一できるため、前段
の回路ブロックとの配線は容易であり．配線長を短かく
して信号の伝播遅れを小さくでき、また面積は小さくな
り、回路の動作速度は高くなる。
力はそれぞれ異る層に設けること力一できるため、前段
の回路ブロックとの配線は容易であり．配線長を短かく
して信号の伝播遅れを小さくでき、また面積は小さくな
り、回路の動作速度は高くなる。
第５図に出力線，電源線も好みの層に設置することがで
きる。
きる。
第６としては，例えばメモリアレーを構成する場合Ｉ：
，本発明によれば，各メモリセルを上下に積層すること
が出来、ビット線を上下に通すことができるため、出力
を多数とり出すことができる。この点は、１度に多数の
メモリ内容の読み出しが要求される今後のコンピュータ
用には極めて有用である。
，本発明によれば，各メモリセルを上下に積層すること
が出来、ビット線を上下に通すことができるため、出力
を多数とり出すことができる。この点は、１度に多数の
メモリ内容の読み出しが要求される今後のコンピュータ
用には極めて有用である。
endpage:2
以下本発明の実施例を説明する。
（１）ＣＭ０８ ＮＯＲ回路
第３図は，本発明に基いて、第１図の３人力ＣＭＯ８
ＮＯＲ回路を構成した実施例の模式的構成を示すもので
ある．わかり易くするため絶縁層は省略してある。半導
体層は、１〜■の３層の積層構造になっており、左側の
３層のＦＩＴ−Ｔ ｔ ｅ Ｔｔ ＊ ＴｓがＮチ
ャネルＭＯ８ＦＢＩＴである。この３個のＦＩＴはソー
ス側（向側），ドレイン側（手前）ともに上下に配線層
１，２，１．４でつながれており、最上層璽のソース側
からＶｍｓ電源ラインがとり出されている．右側の３層
のＦＦｔＴ−７１’，Ｔｌ＠ｅ Ｔｌ＠はＰチャネルＭ
Ｏ８ Ｆｌｉ丁で，最下層Ｉは手前がソース，中間層■
は向側がソース、最ｔ層璽は手前がソースとなっており
，最下層■のドレインと中間層Ｉのソース、中間層冒の
ドレイｙと最土層■のソースがそれぞれ配線層５，ｃで
１下につながれている。
ＮＯＲ回路を構成した実施例の模式的構成を示すもので
ある．わかり易くするため絶縁層は省略してある。半導
体層は、１〜■の３層の積層構造になっており、左側の
３層のＦＩＴ−Ｔ ｔ ｅ Ｔｔ ＊ ＴｓがＮチ
ャネルＭＯ８ＦＢＩＴである。この３個のＦＩＴはソー
ス側（向側），ドレイン側（手前）ともに上下に配線層
１，２，１．４でつながれており、最上層璽のソース側
からＶｍｓ電源ラインがとり出されている．右側の３層
のＦＦｔＴ−７１’，Ｔｌ＠ｅ Ｔｌ＠はＰチャネルＭ
Ｏ８ Ｆｌｉ丁で，最下層Ｉは手前がソース，中間層■
は向側がソース、最ｔ層璽は手前がソースとなっており
，最下層■のドレインと中間層Ｉのソース、中間層冒の
ドレイｙと最土層■のソースがそれぞれ配線層５，ｃで
１下につながれている。
最１層■のドレイン側からはＶＤＤ電瀞ラインがとり出
されている．Ｎチャネル側もＰチャネル側も同じ導電型
層が上下に重なるように積層されているのが特徴である
。Ｎ？ヤネル側と！チャネル側は最下層■で結ばれてい
る．即ち、最下層ＩのＮチャネルＭＯ８Ｆｉ’ｒ −
Ｔ ，のドレインとＰチャネルＭＯ８ＦＥＴ −． Ｔ
， ’のブースとが配線層ｒにより結ばれているわけ
である。
されている．Ｎチャネル側もＰチャネル側も同じ導電型
層が上下に重なるように積層されているのが特徴である
。Ｎ？ヤネル側と！チャネル側は最下層■で結ばれてい
る．即ち、最下層ＩのＮチャネルＭＯ８Ｆｉ’ｒ −
Ｔ ，のドレインとＰチャネルＭＯ８ＦＥＴ −． Ｔ
， ’のブースとが配線層ｒにより結ばれているわけ
である。
入力Ｖ１ ，ｖ，，ｖ，は各層Ｃ；配分され、それぞれ
％ＴＩとＴ，′，丁，とＴＩ’＊ＴｌとＴ，’（Ｄｒ−
｝に結ばれている。出方部ｖｅは中間層夏のＮチャネル
ＭＯ８ＦＩＴ−〒！のドレインからとり出されているが
、これは必要に応じて最１層Ｉからも、また最下層■か
らもとり出すことができる．またｖ１ラインも最１層Ｉ
ではなく、中間層■や最下層Ｉに置くことも可能である
． 本実施例により、第２図の従来例Ｃ二比ぺ，同じ設計基
準を用いた場合に、８昌表面の占有面積は１／１！以下
に減少する．入方数がちっと多い場合はこの効果はさら
に絶大であり、それに基いて配線も短か《なり信号の伝
達時間も面積の平方根に比例して減少し、高速化が達成
できる． 第４図は上記実施例の興体的な断面構造の一部を示した
ものである。ＮチャネルＭＯ８ＦＩＴがソース，ドレイ
ン，ダートを揃えて重ねられている．絶縁８［８はたと
えばｓｉｏ，である。ソース，ドレインそれぞれが配線
層１〜４により土下につながれており、この部分を種結
晶として順次各層のＦＩＴを形成すぺｐ！８ｉ単結晶層
が形成される。種の部分と同じ導電型層をまず成長させ
るため、成長が容易であり％嵐質の結晶を得易いという
利点がある。しかも１個Φ種結晶が制御すべき領域は極
めて狭い範囲で済むので，単結晶化は容易であり、ＩＣ
としての歩留も大幅に改善される．それでいてダート下
のチャネル部は種から若干離れているためしきい電圧の
制御も容易である。
％ＴＩとＴ，′，丁，とＴＩ’＊ＴｌとＴ，’（Ｄｒ−
｝に結ばれている。出方部ｖｅは中間層夏のＮチャネル
ＭＯ８ＦＩＴ−〒！のドレインからとり出されているが
、これは必要に応じて最１層Ｉからも、また最下層■か
らもとり出すことができる．またｖ１ラインも最１層Ｉ
ではなく、中間層■や最下層Ｉに置くことも可能である
． 本実施例により、第２図の従来例Ｃ二比ぺ，同じ設計基
準を用いた場合に、８昌表面の占有面積は１／１！以下
に減少する．入方数がちっと多い場合はこの効果はさら
に絶大であり、それに基いて配線も短か《なり信号の伝
達時間も面積の平方根に比例して減少し、高速化が達成
できる． 第４図は上記実施例の興体的な断面構造の一部を示した
ものである。ＮチャネルＭＯ８ＦＩＴがソース，ドレイ
ン，ダートを揃えて重ねられている．絶縁８［８はたと
えばｓｉｏ，である。ソース，ドレインそれぞれが配線
層１〜４により土下につながれており、この部分を種結
晶として順次各層のＦＩＴを形成すぺｐ！８ｉ単結晶層
が形成される。種の部分と同じ導電型層をまず成長させ
るため、成長が容易であり％嵐質の結晶を得易いという
利点がある。しかも１個Φ種結晶が制御すべき領域は極
めて狭い範囲で済むので，単結晶化は容易であり、ＩＣ
としての歩留も大幅に改善される．それでいてダート下
のチャネル部は種から若干離れているためしきい電圧の
制御も容易である。
上記実施例と同様にしてＮ▲ＮＤ回路を構成することも
容易にできる。
容易にできる。
（２）アドレスデコーダ回路
第Ｓ図は、本発明に基いて，４人力のアドレス一コー〆
回路を構成した実施例の概略図である．回路は８層の半
導体層の積層構造になっている，Ｎｏ町，Ｎｏｎ，，Ｎ
ＯＲ．，・・・はそれぞれ４人力のＮＯ１回路で，たと
えばＣＭＯ８で構成する場合には、実施例（１）の＠３
図にもう一層積み重ねた構造ζ：なる。ただし，本実施
例の場合には、８層のうち、ある選択された４層にＦＩ
Ｔが形成され、その他の層は空位となっている。
回路を構成した実施例の概略図である．回路は８層の半
導体層の積層構造になっている，Ｎｏ町，Ｎｏｎ，，Ｎ
ＯＲ．，・・・はそれぞれ４人力のＮＯ１回路で，たと
えばＣＭＯ８で構成する場合には、実施例（１）の＠３
図にもう一層積み重ねた構造ζ：なる。ただし，本実施
例の場合には、８層のうち、ある選択された４層にＦＩ
Ｔが形成され、その他の層は空位となっている。
ＡＩｓ▲＠，１Ｂ，▲４がアドレス入力で、▲，，▲，
，▲１，人４はその逆である。この８個が、８層のそれ
ぞれに配分され、ＮＯＲ，，ＮＯＲ，，・・・の対応す
る層のｆｆ−｝に，空位を除いて，つながれている。た
とえば，ＮＯＲ，はアドレス（▲１ ，▲，，▲．，▲
４ ）が（０，０，０．０）のときに１を出力するよe
ndpage:3 うにきめるとすると，ＮＯＲ，は▲，．▲，，▲畠 ，
▲６に相当する４層にＦｌ丁をもっており、他の４層の
相当する場所は空位となってている。次に，Ｎｏｎ，は
アドレス（０，０，０，１）のときに１を出力するよう
にきめるとすると，ＮＯＲ，はＡ１ ，▲＠，ｋ＠，Ａ
番に相当する４層にＦＩＴをもっており，他の層の相当
する場所は空位となっている。以下同様にして、ＮＯｉ
ｌ， ， ＮＯＲ４， −・・の構造が決められる。
，▲１，人４はその逆である。この８個が、８層のそれ
ぞれに配分され、ＮＯＲ，，ＮＯＲ，，・・・の対応す
る層のｆｆ−｝に，空位を除いて，つながれている。た
とえば，ＮＯＲ，はアドレス（▲１ ，▲，，▲．，▲
４ ）が（０，０，０．０）のときに１を出力するよe
ndpage:3 うにきめるとすると，ＮＯＲ，は▲，．▲，，▲畠 ，
▲６に相当する４層にＦｌ丁をもっており、他の４層の
相当する場所は空位となってている。次に，Ｎｏｎ，は
アドレス（０，０，０，１）のときに１を出力するよう
にきめるとすると，ＮＯＲ，はＡ１ ，▲＠，ｋ＠，Ａ
番に相当する４層にＦＩＴをもっており，他の層の相当
する場所は空位となっている。以下同様にして、ＮＯｉ
ｌ， ， ＮＯＲ４， −・・の構造が決められる。
各ＮＯ１回路は先の実施例（１）の第３図で示したよう
に左側がドライＡＰＩＩＴの積層になっているため，そ
のソース，Ｐレインは上下に結ばれている。したがって
出力はどの階層からもとり出すことができる。第５図で
は手前側がドライΔＦＥＴのドレイン側之なっており、
全ての階層から出力０，，０，，・・・をとり出した場
合を示してある． 本実施例ζ；よっても，基板面積の減少、信号伝播の高
速化．ＪＬ質の結晶成長による回路特性の向上や歩留り
向土などの効果が得られる。
に左側がドライＡＰＩＩＴの積層になっているため，そ
のソース，Ｐレインは上下に結ばれている。したがって
出力はどの階層からもとり出すことができる。第５図で
は手前側がドライΔＦＥＴのドレイン側之なっており、
全ての階層から出力０，，０，，・・・をとり出した場
合を示してある． 本実施例ζ；よっても，基板面積の減少、信号伝播の高
速化．ＪＬ質の結晶成長による回路特性の向上や歩留り
向土などの効果が得られる。
（３｝ＣＭＯＳスタティックメモヲ回路第６図は本発明
に基いて，ＣＭＯ８スタティックメモリセルを構成した
実施例の概略図である。
に基いて，ＣＭＯ８スタティックメモリセルを構成した
実施例の概略図である。
（ ｍ， ｎ ） （ｍ＝１ ． ２ ，…； １１−
１ ． ２，・・・）でメモリセルを表わすと、（１
， ｎ） ，（２，ｍ），・・・が上下に重なっている
， Ｗｍ（ｍ冨１，２，・・・）はワーＰ線で、Ｗ，は
最上層、Ｗ，はその次の層，・・・という具合に配線さ
れている。Ｂｎ，Ｂ！ｌ （ａｍｌ ，２ ，”・）は
Ｖット線で、上下に重なったメモリセル（１，ｍ），（
２，ｎ）・・・の入出力部に結ばれている。Ｖｌ）Ｄは
Ｈｉ ｇｈ側電線、Ｖ Ｉ Ｉ ハＬｌＩＷ側電源線で
ある。ＶＤＤ，Ｖｓｓもまた上下に重なったメモリセル
に結ばれているのが特徴である。
１ ． ２，・・・）でメモリセルを表わすと、（１
， ｎ） ，（２，ｍ），・・・が上下に重なっている
， Ｗｍ（ｍ冨１，２，・・・）はワーＰ線で、Ｗ，は
最上層、Ｗ，はその次の層，・・・という具合に配線さ
れている。Ｂｎ，Ｂ！ｌ （ａｍｌ ，２ ，”・）は
Ｖット線で、上下に重なったメモリセル（１，ｍ），（
２，ｎ）・・・の入出力部に結ばれている。Ｖｌ）Ｄは
Ｈｉ ｇｈ側電線、Ｖ Ｉ Ｉ ハＬｌＩＷ側電源線で
ある。ＶＤＤ，Ｖｓｓもまた上下に重なったメモリセル
に結ばれているのが特徴である。
メそリセル内はＣＭＯ＆フリッグフロッグの両端に各１
個のトランスファｒ−｝ＭＯ８ＦＩＴ’ｒｉｓｅ〒１４
をつけた，いわゆるスタティックメモリセルである。〒
１１＊ ”Ｈｅ ’ｌＵ＊ Ｔ１４はＮ？＋＄ルＭ０８
Ｆｌ〒，τ，，′，〒１１’はｐｆＪｒネルＭＯ ８
Ｆ Ｂ〒である。第６図では各ｐｍ’ｒを記号で示して
あるが、構造的には同じ紀号で表わされたＦｌテは上下
に丁度重なるように配列されている。たとえば、テ，１
はセル（１，！Ｉ）内のものも、セル（２，鳳）内のも
のも、セル（ｍ，鳳）内のものも，皆丁度膚状に重なっ
ており、しかもドレイン領域はドレイン領域どうし，ソ
ース領域はソース領域どうし、？−｝領域はｆｆ−｝領
域どうし丁度重っているのである．しかもいずれのＦＢ
Ｔもツースかドレインか、いずれか一方の端で上下に結
ばれているのが特徴である。
個のトランスファｒ−｝ＭＯ８ＦＩＴ’ｒｉｓｅ〒１４
をつけた，いわゆるスタティックメモリセルである。〒
１１＊ ”Ｈｅ ’ｌＵ＊ Ｔ１４はＮ？＋＄ルＭ０８
Ｆｌ〒，τ，，′，〒１１’はｐｆＪｒネルＭＯ ８
Ｆ Ｂ〒である。第６図では各ｐｍ’ｒを記号で示して
あるが、構造的には同じ紀号で表わされたＦｌテは上下
に丁度重なるように配列されている。たとえば、テ，１
はセル（１，！Ｉ）内のものも、セル（２，鳳）内のも
のも、セル（ｍ，鳳）内のものも，皆丁度膚状に重なっ
ており、しかもドレイン領域はドレイン領域どうし，ソ
ース領域はソース領域どうし、？−｝領域はｆｆ−｝領
域どうし丁度重っているのである．しかもいずれのＦＢ
Ｔもツースかドレインか、いずれか一方の端で上下に結
ばれているのが特徴である。
本実施例によれば、と下の層は同じ導電型層の部分で結
ばれているため，下層との連結部を種結晶として土層の
単結晶層を品質曳く作ることが容易であり，しかも各ｒ
Ｎテは必ず一端が下層の種結晶の１にあるので、単結晶
化率も良く、キャタア移動度も高い。またビット線は極
めて短かくでき、配線による信号の伝播遅延をきわめて
小さくすることができ、メそリとしてのアクセスタイ▲
を短かくできる．さらにこの構造を横方向に展開し，メ
モリセルを多数並べることにより、ピット線を多数とり
出すことができる．この点は、連想メモリなどのような
、１度に多数のメモリ内容の読み出しを要する用途や、
画像情報処理用などに極めて有用である。
ばれているため，下層との連結部を種結晶として土層の
単結晶層を品質曳く作ることが容易であり，しかも各ｒ
Ｎテは必ず一端が下層の種結晶の１にあるので、単結晶
化率も良く、キャタア移動度も高い。またビット線は極
めて短かくでき、配線による信号の伝播遅延をきわめて
小さくすることができ、メそリとしてのアクセスタイ▲
を短かくできる．さらにこの構造を横方向に展開し，メ
モリセルを多数並べることにより、ピット線を多数とり
出すことができる．この点は、連想メモリなどのような
、１度に多数のメモリ内容の読み出しを要する用途や、
画像情報処理用などに極めて有用である。
以上の実施例では、いずれもＣＭ０８回路をとりあげた
がＮチャネルＭＯ８％Ｐチャネル．ＭＯ８回路でも同様
に本発明を応用できる。またＦＩＴ｝ｔＭＯ８ＦＩＩＴ
｝？かりテｐ ＜ Ｍｌｉｉ８Ｆｉｉ丁テモ応用可能で
ある． また１紀メモリ回路の実施例ではスタティックＲＡＭを
示したが、同様にして、ダイナミックＲＡＭＪｐＲＯＭ
についても同様に構成することができ、同様の効果を上
げることができる。
がＮチャネルＭＯ８％Ｐチャネル．ＭＯ８回路でも同様
に本発明を応用できる。またＦＩＴ｝ｔＭＯ８ＦＩＩＴ
｝？かりテｐ ＜ Ｍｌｉｉ８Ｆｉｉ丁テモ応用可能で
ある． また１紀メモリ回路の実施例ではスタティックＲＡＭを
示したが、同様にして、ダイナミックＲＡＭＪｐＲＯＭ
についても同様に構成することができ、同様の効果を上
げることができる。
endpage:4
第１図はＣＭ０８ ＮＯＲ回路を示す図、第２図はこの
ＣＭ０８ＮＯＲ回路を８Ｎ基板上に平面的複；集積形成
したレイアク｝Ｋ、第３図は同じくこのＣＭ０８ ＮＯ
Ｒ回路を３次元的に集積形成した本発明の一実施例の模
式的構成を示す図、第４因はその一部の断面構造を示す
図、第５図は本発明をアドレスデコーダに適用した実施
例の模式的構成を示す図、第６図は本発明をＣＭＯ８ス
タティックメモリに適用した実施例の模式的構成を示す
図である。 Ｔ１ ｓ ”ｌ ｅ Ｔｍ・・・ＮチャネルＭＯ８
Ｆｌ！ｔＴ，〒．’ ，Ｔｌ’ ，Ｔ，Ｉ・・・Ｐチャ
ネルＭＯ８ＦＥＴ％Ｉ，１．１・・・半導体層，１〜１
・・・配線層、８・・・絶縁層、Ｔ１１＃”ｌｔ＊〒ｌ
ａｗ〒，，・・・Ｎ？ヤネルＭＯ８ＰＩ！ｔＴ．？１１
１，丁ｕ’””Ｐｆ’ｒ＊＃ＭＯ８ＦＥＴ，（ １ ＊
ａ ） ＊ （ ２ ｅ ｎ ） ｅ・・・（ｍ，！
ｌ）・・・メモツセル。 出願人代理人 弁理士 鈴 江 武 彦endpage:5
ＣＭ０８ＮＯＲ回路を８Ｎ基板上に平面的複；集積形成
したレイアク｝Ｋ、第３図は同じくこのＣＭ０８ ＮＯ
Ｒ回路を３次元的に集積形成した本発明の一実施例の模
式的構成を示す図、第４因はその一部の断面構造を示す
図、第５図は本発明をアドレスデコーダに適用した実施
例の模式的構成を示す図、第６図は本発明をＣＭＯ８ス
タティックメモリに適用した実施例の模式的構成を示す
図である。 Ｔ１ ｓ ”ｌ ｅ Ｔｍ・・・ＮチャネルＭＯ８
Ｆｌ！ｔＴ，〒．’ ，Ｔｌ’ ，Ｔ，Ｉ・・・Ｐチャ
ネルＭＯ８ＦＥＴ％Ｉ，１．１・・・半導体層，１〜１
・・・配線層、８・・・絶縁層、Ｔ１１＃”ｌｔ＊〒ｌ
ａｗ〒，，・・・Ｎ？ヤネルＭＯ８ＰＩ！ｔＴ．？１１
１，丁ｕ’””Ｐｆ’ｒ＊＃ＭＯ８ＦＥＴ，（ １ ＊
ａ ） ＊ （ ２ ｅ ｎ ） ｅ・・・（ｍ，！
ｌ）・・・メモツセル。 出願人代理人 弁理士 鈴 江 武 彦endpage:5
Claims (3)
- （１）電界効果トランジスタを含む素子が集積形成され
た半導体層を絶縁層をはさんで複数層積層して構成され
る半導体集積回路装置において、同じ導電チャネルの電
界効果トランジスタ同士が上下に重なるように素子配列
を設定したことを特徴とする積層半導体集積回路装置． - （２）上下に重なる電界効果トランジスタはそれぞれの
ソース，ドレイン領域およびｒ一Ｆ領域が互いに重なる
ように配列されている特許請求の範囲第１項記載の積層
半導体集積回路装置． - （３）Ｌ下に重なる電界効果トランジスタ同士はそれぞ
れのソース．Ｐレイン領域およびｙ−ト頷域が互い書二
重なるように配列され，かつソースまたはドレイン領域
の少《とも一方が上下に連結されている特許請求の範囲
第１項記載の積層半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136381A JPS5837953A (ja) | 1981-08-31 | 1981-08-31 | 積層半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136381A JPS5837953A (ja) | 1981-08-31 | 1981-08-31 | 積層半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837953A true JPS5837953A (ja) | 1983-03-05 |
| JPH0330301B2 JPH0330301B2 (ja) | 1991-04-26 |
Family
ID=15173818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136381A Granted JPS5837953A (ja) | 1981-08-31 | 1981-08-31 | 積層半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219955A (ja) * | 1986-03-22 | 1987-09-28 | Agency Of Ind Science & Technol | スイッチ回路 |
| US5095352A (en) * | 1988-12-20 | 1992-03-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device of standard cell system |
| US5455445A (en) * | 1994-01-21 | 1995-10-03 | Kulite Semiconductor Products, Inc. | Multi-level semiconductor structures having environmentally isolated elements |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023990A (ja) * | 1973-07-03 | 1975-03-14 | ||
| JPS5678155A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPS56111238A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor ic device |
| JPS57155765A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5835969A (ja) * | 1981-08-28 | 1983-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1981
- 1981-08-31 JP JP56136381A patent/JPS5837953A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023990A (ja) * | 1973-07-03 | 1975-03-14 | ||
| JPS5678155A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPS56111238A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor ic device |
| JPS57155765A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5835969A (ja) * | 1981-08-28 | 1983-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219955A (ja) * | 1986-03-22 | 1987-09-28 | Agency Of Ind Science & Technol | スイッチ回路 |
| JPH0369175B2 (ja) * | 1986-03-22 | 1991-10-31 | Kogyo Gijutsuin | |
| US5095352A (en) * | 1988-12-20 | 1992-03-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device of standard cell system |
| US5455445A (en) * | 1994-01-21 | 1995-10-03 | Kulite Semiconductor Products, Inc. | Multi-level semiconductor structures having environmentally isolated elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330301B2 (ja) | 1991-04-26 |
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