JPS5892037A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は演算処理装置に関し、詳しくは、２進化１０進
数の乗算を行う装置の改良に関するものである。

２進化１０進数の乗算は、加算あるいけ減算の繰り返し
により行う方法が一般によく知られている。

この従来より一般に用いられている２進化１０進数の乗
算を行う装置の構成例を第１図に示す。第１図において
、中間結果を格納するレジスタ１と乗数を格納するレジ
スタ２は、信号＃Ｊ３１．３２により演算器５の入力に
接続されている。演算器５の出力は、信号線３０により
再びレジスタｌに接続される。レジスタｌは信号１ｓ２
９によりシフタ４の入力にも接続され、シフタ４の出力
は信号線部により再びレジスタＩＫ接続される。被乗数
格納レジスタ３は、桁位置指示カウンタ８により任意の
１桁が選択され、信号［２３を介して演算器６の一方の
入力に接続される。レジスタｌの最下位桁術も、信号ｌ
５３３を介して演算器６の同じ入力に接続される。演算
ｌｉ６のもう一方の入力には、定数生成回路７により生
成された定数が信号線Ｕを介して接続される。演算器６
の出力は信号線５を介し、レジスタ３内の、桁位置指示
カウンタＩｌｌより示される任意の桁に格納される。さ
らに演算器６の出力は、゛信号線２６により０検出卸路
１２に接続され、０検出の結果は、信号線ｒを介して制
御装置１３に与えられる。メモリ９は、乗数、被乗数が
読み出され、積が書き込まれるメモリであり、アドレス
生成器１０により生成されたアドレスにより読み書きが
可能である。すなわち、レジスタ３の内容は、信号線３
６を介してメモリ９に書き込むことができ、メモリ９か
ら読み出された内容は、信号線２】を介してレジスタ２
に書き込まれたり、また、信号線ｎを介してレジスタ３
に書き込まれたりする。制御回路１３は、信号線群３４
を介しアドレス生成器１０、メモリ９の読み書き、レジ
スタｌ、レジスタ２、レジスタ３の入力、シフタ４、演
算器５、演算器６、定数生成回路７、および桁位置指示
カウンタ８を制御する。

本演算処理装置の動作は、次に示す６つの実行サイクル
により実行される。

第１実行サイクルはメモリ９からの被乗数の読み出しで
ある。アドレス生成器１０Ｖｒ、よ秒生成されたアドレ
スにより示される内容をメモリ９から読み出し、信号線
ηを介して、レジスタ３に格納する。

第２実行サイクルはメモリ９からの乗数の読み出しであ
る。アドレス生成器１０により生成されたアドレスによ
り示される内容をメモリ９から読み出し、信号＃！２１
を介してレジスタ３に格納する。

第３１！行サイクルでは、桁位置指示カウンタ８で示さ
れるレジスタ３の１桁を演舞器６の入力に乗せる。定数
生成回路７Ｆｉ、Ｏを生成し、演算器６のもう一方の入
力に乗せる。演算器６け、加算動作を行い、その結果を
信号線加に出力する。すなわち、信号線２６には、レジ
スタ３の桁位置指示カウンタ８で示される桁の内容がそ
の１１出力される。

第４実行サイクルは演算サイクルである。レジスタｌお
よびレジスタ２の内容は、それぞれ信号［３１，３２を
介して演算器５に入力され、加算が行われる。結果は、
信号＠Ｉを介してレジスタｌに書き込まれる。同時に桁
位置指示カウンタ８により示されたレジスタ３の中の１
桁が、演算器６に入力される。演算器６および定数生成
回路）によ秒、この値から１が城しられ、その結果は信
号線５を介して、ふたたびレジスタ３の中の桁位置指示
カウンタ８で示される桁に挿入される。

第５夷行サイクルは、求まった積の１桁をレジスタ３に
格納するサイクルである。レジスタｌ内の下位の１桁け
、信号＃３３を介して演算器６に入力され、定数生成回
路７により生成された０と加算が行われ、その結果は、
信号線δを介してレジスタ３の中の桁位置指示カウンタ
８で示される桁に挿入される。その後、桁位随指示カウ
ンタはｌ減じられ、次に処理すべき桁を指示する。

第６実行サイクルは、求まった積をメモｌＪ９に１１き
込むサイクルである。レジスタ３の内容は信号線３６を
介し、メモリ９内のアドレス生成器ｌＯにより生成され
たアドレスで示される位置に書き込まれる。

次に具体例によね動作を詳細に説明する。第２図は第１
図の演算処理１１１１で（１００２）Ｘ（０００４）を
実行する時の、前述の実行サイクルの流れと、レジスタ
ｌ、２．３の内容を示したものである。

演算に先立ち、中間結果格納レジスタｌは、全桁が０に
設定されていなければならない。これは、シフタ４ある
いは演算器５０入力を強制的に０とし、その値をレジス
タｌＫＮき込むことにより容易に得られる。

最初に１制御（ロ）路１３／ｆｉメモリ９およびアドレ
ス生成器１０を制御し、前記第１実行サイクルを実行す
る。これにより、レジスタ３には被乗数（１００２）が
格納される。次に、第２実行サイクルが□　起動され、
乗数（０００４）がレジスタ２に格納される。つづいて
、第３実行サイクルが起動され、レジスタ３内の最下位
桁が演算器６を通して信号線２６に乗せられる。制御回
路１３は、この信号線あの値がＯかどうかで、次に第４
実行サイクルを行うかどうかを決定する。第２図の例で
は、信号線２６の値が２″であるので第４実行サイクル
が起動される。第４実行サイクルは、他号線２６が０と
なるまで、制御１回路１３により、連続して実行される
。

信号線にが０となると、第５実行サイクルが実行され、
レジスタｌの蝦下位に求まった積の１桁をレジスタ３に
転送し、レジスタｌを１桁分右にシフトする。その後、
再び第３実行サイクルが実行される。第２図の例では、
レジスタ３の２桁目が０であるので、信号＠にはＯとな
り、今＃ｔは第５夾行サイクルが起動される。以後、レ
ジスタ３内の各々の桁について同様の動作が繰り返され
る。

レジスタ３のすべての桁についての演算が終了すると、
楕がレジスタ３に求まっているので、第６奥行サイクル
が起動され、メモリ１０に積が書き込まれる。もし、被
乗数がレジスタ３に収まらない長さを持っているならば
、被乗数の残りをメモリ９から読み出すべく、第１実行
サイクルが起動され、以後、新しくレジスタ３に取り込
まれた被乗数についても、同様の動作が繰り返される。

以ト、従来のやり方は、被乗数の桁の値がＯであっても
、０を検出するサイクルと求１つた積を１桁転送するサ
イクルが心壁である。演算において、被乗数中に０が現
わわることに多々あり、上記従来のやり方は性能向−ヒ
の点で開明がある。

本発明の目的とするところは、上記の如き従来の間頂点
を除去するものであり、２４化１０ａ数の乗算を行う時
、被乗数の０の柘およびその桁数を検出することにより
、Ｏの桁の演算をより高速に行うという効果を有する演
算処理装置を提供することドある。

しかして、本発明の特徴とするところは、演算の途中で
、被乗数の任意の位磐からＯの桁およびその桁数を検出
し、その桁数により中間結果をシフトすることによって
、被乗数中のＯの術に伴う積をより高速に求めるもので
ある。

次に本発明の一実施例につき図面を用いて詳細に説明す
る。

第３図は本発明の一実施例の構成図である。第３図にお
いて、レジスタ３の出力は、信号１１ｓ３８を介して０
桁検出回路１１に接続されている。さらに、桁位１Ｉｉ
ｊ指示カウンタ８＃−ｉ、信号線３９を通してＯ桁横出
回路１１に接続されている。０桁検出回路１１は、桁位
置指示カウンタ８により示されたレジスタ３の桁にＯが
あるかどうかを示す信号を、信号＠４０により制御−路
１３に送る。同時に、ＯＶｒ＠出回路１１は、連続した
Ｏの桁の桁数を信号＃４１により制御回路１３に送る。

これら以外の構成は第１図と則しである。

本演算処理装置のｔ＃徴は、０桁検出画路１１により、
Ｏの１肴が連続している場合に従来の第３実行サイクル
が不要となったことで、動作は、この従来の第３実行サ
イクルを除いた次の５つの実行サイクル４ｃより行われ
る。即ち、第１実行サイクルはメモリ９からの被乗数の
読み田しである。第２実行サイクルはメモリ９からの乗
数の読み出しである。次に、友だちに第４実行サイクル
の演算サイクルに移り、演算器５によるレジスタｌおよ
びレジスタ２の加算、および演算器６によるレジスタ３
内の１桁Ｏｆｆ＃、ｍが行われる。第５実行サイクルは
、求まった積の１桁をレジスタｌの下位からレジスタ３
に転送するサイクルである。第６実行サイクルは、レジ
スタ３の中の求まった積をメモリ１０Ｖｒｉ書き込むサ
イクルである。

次に具体例により、本演算処理装置の動作を説明する。

第４図Ｆｉ（１００２）Ｘ（０００４）を実行する時の
、上記実行サイクルの流れと、レジスタｌ、２．３の自
答な示したものである。

演算に先立ち、中間結果格納レジスタｌは、全桁が０に
設定されている。最初に、制御（９）路１３はメモリ９
およびアドレス生成器１０を？Ｉｉ制御して、前記第１
実行サイクルを実行する。これにより、レジスタ３には
、被乗数が格納される。次に第２実行サイクルが起動さ
れ、乗数がレジスタ２に格納される。

次に、０桁検出回路１１により、桁位置指示カウンタ８
により示された桁がＯかどうかを検出し、もし、０であ
る桁が存在すれば、第５実行サイクルが行われ、０であ
る桁が存在しなければ、第４実竹サイクルが行われる。

第４図の例では、最初、桁位置指示カウンタ８はレジス
タ３の鍛右端の桁を示しており、この場合、値が２”で
あるので、第４実行サイクルが起動される。第４実行サ
イクルは、信号線あが０となるまで、制御回路１３によ
＾連続して実行される。

信号−にが０となると、第５実行サイクルが実行され、
レジスタｌの蚊下位に求まった積の１桁をレジスタ３に
転送し、レジスタｌを１桁分右にシフトする。

その後、再びＯ桁検出卸路１１により、次に第４実行サ
イクルを実行するか第５実行サイクルを実行するかが決
定される。第４図の例では、桁位置指示カウンタ８Ｆｉ
、レジスタ３の右から２番目の桁を示しており、この桁
および次の桁が０である。

この結果は、信号線４０ニよって０桁が存在することが
、父、信号線４１によってその０術数が制御回路１３に
送出される。制御回路は、信号＠４０によって第５サイ
クルを実行し、又、信号［４１により、第５サイクルを
連続して何サイクル実行するかを決める。第４図の例で
は、信号線４１により０桁の数″２″が送出されるので
、第５サイクルが２サイクル連続して実行される。

以後、レジスタ３内の各桁について、同様の動作が峰り
返される。

レジスタ３内の、すべての桁についての演算が終了する
と、積がレジスタ３に求まっているので、第６実行サイ
クルが起動され、メモ１月０に積が壷き込まれる。その
後、もし被乗数がレジスタ３に収まらない長さを持って
いるならば、被乗数の残りをメモリｌＯから読み出すべ
く、第１実行サイクルが起動され、以後新しくレジスタ
３に取り込まれた被乗数についても、同様の動作が、繰
り返される。

第２図と第４図を比較することにより明らかなように、
第３図の如くＯ桁検出回路１１を持つことにより、０を
検出するサイクル（前記、第３実行サイクル）をそれぞ
れの桁ごとに実行する必要がなくなり、被乗数ＫＯを含
む時の乗算を高速に行うことができる。

第５図は、第３図中のＯ桁検出回路１１の具体的構成例
を行したものである。レジスタ３および桁位置指示カウ
ンタ８は、第３図で説明したものと同じである。第５図
では、レジスタ３は４桁分の幅を持っているとしたが、
一般にけ４桁より多くても少くてもよい。桁位置指示カ
ウンタ８は、レジスタ３の４桁分の桁位置を指定できる
ように２ビツトの幅を持っている。この桁位置指示カウ
ンタ８の幅も、レジスタ３の幅と同様に任意である。

第６図は、第５図の例での桁位置カウンタ８の内容とレ
ジスタ３の桁位置との対応を示したものである。第６図
ではレジスタ３の左の桁から順に（００）（０１）（ｔ
ｏ）（１１）として表わしている。この表現方法は、レ
ジスタ３の桁位置を明確に決めることのできるコードで
あれば、どのようなコードでもよい。

第５図に喋り、レジスタ３け信号線３８を介し、Ｏ検出
回路９〜５３に接続される。０検出回路関〜５３は各桁
ごとに０を検出し、もし、その桁が全てＯであれば“ｔ
”を、そうでなければ“θ″を、信号＃７２〜７５に出
力する。ＮＯＴゲート５５．５６Ｆｉ、それぞれ、信号
線７２　、７３の否定をとり、信号線（資）。

８１に出力する。

一方、桁位置指示カウンタ８は、信号＠３９を介してデ
コーダ５４に接続されている。デコーダ５４は、デコー
ド結果を信号線７６〜７９に出力する。第６図には、デ
コーダ５４の動作も示されている。即ち、第６図では、
デコーダの入力なりｏＸｂｌとし、出力を’１６　ｙｌ
　）’１　％としている。ｙＯＮｙｓは、それぞれ第５
図中の信号線７６〜７９に対応している。第６図に示す
ように、デコーダ５４Ｆｉ　％入力（００）であれば）
’ＯＫ１を、（０１）であればｙｌに１を、（１０）で
あればｙｓｌ（ｌｌ）であればｙｓに、それぞれｌを出
力する。

第５図の信号線７２〜８１は、ＡＮＤゲート５７〜６７
およびＯＲゲート６８〜７１でＩＩＩ成されるゲート□
群に入力される。これらのゲート群は、信号線４０およ
び信号１ｓ４１を出力する。信号＃ｉ！４０および４１
け７４３図で説明したものと同じである。このうち、信
号線４１け、Ｏである桁の数を示すため、２本の信号Ｊ
ＰＩ４２および４３で構成されている。第５図の例では
、レジスタ３の幅を４桁としているので、連続し九〇の
桁の数を表現するには２ビツトあれば十分であるが、も
しレジスタ３０幅が４桁より大きい時には、信号＠４１
は３本、あるいは、それより多くの信号線により構成さ
れる。

第７図は、第５図で示した０桁検出回路の動作を詳しく
説明した図である。第７図では、桁位置指示カウンタ８
をｂｏｂｔ、第５図の信号線７２〜７５をＸＯＸＩ　Ｘ
Ｉ　ＸＩ、信号線４１をｃｏ　ｃｔ、信号線４０をｄと
して表現している。ｂＯｂｌが（００）のとき（ｙ。

＝１）、）Ｃｏが０であれば、乗数と中間結果の加算サ
イクルが必要であるので、ｄけＯが出力される。

ＸＯが１であれば、Ｏの桁が１桁存在するわけでめるか
ら、ＣＯＣｌには（００）、ｄ　ＫＦ’１１が出力され
る。ｂｏ　ｂｌが（Ｏｌ）のとき（ｙ１＝１）、Ｘ□が
０であれば、乗数と中間結果の加算サイクルが必要であ
るので、ｄにはＯが出力される。ＸｉがｌでＸＯがＯの
ときには、０の桁が１桁存在するので、Ｃｏ　Ｃ１には
（００）、ｄ［はｌが出力される。ｘｌがｌでＸＯもｌ
であれば、０の桁が２桁存在するので、Ｃｏ　Ｃ１には
（Ｏｌ）が、ｄにはｌが出力される。ｂｏ　　ｂｘが（
ｔ　Ｏ）　（ｙ、＝ｔ）（１１）（ｙ、＝１）の場合に
も、同機に、０の桁が存在する時には、ｄ［は１、存在
しない時には、ｄには０が出力され、Ｏの桁が存在する
時、ｃｏ　ｃｌｔｉｃけ、１桁が０のときは（００）、
連続した２桁が００ときは（Ｏｌ）、連続した３桁が０
のときは（１０）、連続した４桁が００ときには（１１
）が出力される。

これらの条件はＡＮＤゲート５７〜６７、ＯＲゲート６
８〜７１でとられる。

このようにして、出力された信号ＩＩｊ１４ｏおよび４
１の状態を用い、被乗数の０桁の画数だけ、前記第５東
行サイクルを実行することにより、被乗数に０の桁を含
む場合の２４化１０進数の乗算を高速に実行することの
できる演算処理装置を実現できる。

第８図は０桁検出回路の他の具体的構成例である。第８
図も第５図と同様に、レジスタ３が４桁、桁位置検出回
路８が２ビツトの場合について示しである。第８図中、
レジスタ３、桁位置指示カウンタ８、信号＄３８〜３９
．０検出回路５０〜５３、デコーダ５４、信号＠７２〜
７５および信号線７６〜７９は、第５図で説明したもの
と同じである。ＡＮＤゲート８２〜８８およびＯＲゲー
ト８９は、信号線７２〜７５および信号＠７６〜７９を
入力として、レジスタ３の中にＯＶ′Ｔが存在したかど
うかを示す信号を信号線４０に出力する。０の桁の数を
示す信号＠４１は、直接、　。

桁位置指示カウンタの出力に接続された信号ｆｓ９０〜
９１により構成される。

第９図は、第８図で示したＯ桁検出回路の動作を詳しく
説明した図である。ｂｏ　ｂｌ、　ｘｏ−ｘｓ、ｃ。

ＣＩ、　ｄの意味は、第７図と同じである。ｂｏ　ｂｌ
が（００）のときけ、ｘｏが１であれば、ＣＯＣ１には
（００）が、ｄ［けｌが出力される。ｘｏρＥｌでなけ
れば、ｄ［はＯが出力される。ｂＯｂｌか（Ｏｌ）のと
きは、ＸＯＸＩがともに１のとき、ＣＯＣｌには（Ｏｌ
）が、ｄにはｌが出力される。それ以外のときにｔ−ｉ
、ｄＫは０が出力される。ｂｏ　ｂｘが（１０）のとき
には、ＸＯＸＩ　ＸＩがともに１のと睡、Ｃｏ　Ｃ１に
は（１０）が、ｄ［はｌが出力される。

それ以外のときＫは、ｄには０が出力さｔ″Ｌる。ｂ。

ｂｌが（］　ｌ　）のときけ、ＸＯＸＩ　ＸＩ　ＸＩｌ
がすべて１のと負、Ｃｏ　Ｃ１には（１，１）が、ｄＫ
は１が出力される。それ以外のときには、ｄＶＣけ、０
が出力される。

第８図００桁検出回路は、第５図に示すＯ桁検出回路と
け異なり、桁位置指示カウンタ８の示す桁から、左側の
桁がすべて０の時だけ、イぎ号騨４０が１となり、信号
＃４１に、その時のＯの桁の桁数が出力される。したが
って、前記第３実行サイクルを実行せす、第５サイクル
の連続として実行できるのは、レジスタ３の上位の桁に
Ｏが連続している場合である。一般には、被乗数の上位
に０桁が連続している場合が多いので、第８図の実施例
でも、十分な効果を得ることができる。

以ヒ、実施例では、中間結果格納レジスタｌの下位をレ
ジスタ３に転送する時に中いる演算器６の幅は、１桁と
して説明したが、この幅は、２桁でもよいし、あるいは
、もつと大きくてもよい。

この幅を大きくすると、レジスタｌからレジスタ３へ積
を転送するのに要するサイクルが少なくてすみ、被乗数
に０が多数連続している場合には、より高速に演算が行
える。

ｆた、実施例では、被乗数の格納と、求まった噴の格納
を同じレジスタ３で行ったが、別々のレジスタで構成し
てもよい。また、演算サイクルで、被乗数の１桁から１
を減算する時に使用する演算器と、中間結果格納レジス
タｌから、求まった積をレジスタ３へ転送する経路を演
舞器６で共有化しているが、それぞれ別に構成してもよ
い。

以上に述べたように、本発明にあたっては、被乗数の中
の０の桁、および、０の桁の数を検出することにより、
その桁数分だけ、中間結果格納レジスタから檀を取り出
すサイクルを連続させることができ、被乗数の中のＯの
桁の演算を高速に実行することが可能となる。

【図面の簡単な説明】

第１図は従来の２進化１０１愼数の乗算を行う演算処ｆ
ＪＭ装置のブロック図、第２図は第１１１［よる動作例
を説明する図、第３図は本発明の一実施例を示す図、第
４図は第３図による動作例を説明する図、第５図は第３
図における０桁検出回路の具体的（ロ）略図、第６図お
よび第７図は第５図の動作を説明するための図、第８図
は第３図における０桁検出回路の他の具体的回路図、第
９図は第８図の動作を説明するための図である。 ｌ・・・中関結竪レジスタ、２・・・乗数レジスタ、３
・・・被乗数レジスタ、４・・・シフタ、５・・・演算
器、６・・・演舞器、７・・・定数生成回路、８・・・
桁位置指示カウンタ、９・・・メモリ、１ｏ・・・アド
レス生成器、１１・・・０桁検出回路、１２・・・０検
出回路、１３・・・制御（ロ）路。 代ｆｌＡ、＃″士　　薄　１）利　幸ぶ）−５′ 牙１図 第２図 実行４ｆ４フル　　し−／゛ス９１　　　Ｌジメタ２　
　レシス？５（リ　　ｌ　　　　レコロシロ　ロココロ
ロ　［］］コＬロ畦瀕込辻（２）Ｚ　　　ＩＩｌ団７謬
う１１東−流Ｈ！（３ν３　　グロｉ匿Ｉ困ロコＩ ＜４）　　４−　　ロ罰Ｉ回Ｉ１ロｉア（５λ　仝　　
同ｍロＩ７０穿て ＜ｌ）　Ｉｆ圀？ｄ （７）３　　　ロ罰■ロＩ７０引Ｉ （８）５　　　同Ｉコロロ羽区７ （？）　３　　ロ罰ａ匿Ｉ７０罰Ｉ 、／の　　夕　　　　巨］ワ［司　ロ弓ワ戸ロ　１７１
０口（／／）　　３　　　ロアＩｉ口］Ｉ （ｔｚ）＋＠０匹Ｉ匡口ｐＱη１ ＜Ｂ）　　５　　　区７区７０７ （’４）６＠ΣｊΣ＝？［ｉと］［鷹

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コ［？［≧［コΣｐｉ、メモフｌｏ４：梨＼？ｔ１３図 牙４図 に打ブイフル　　Ｃシ゛ス５７１　　　　　Ｌ−ンスタ
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弓　　　β（ヌ＝１ヌ］　　　ロヨｊ＝η】口（２）　
　　２　　　　　口ｉコロ　　　ロ］口　　　口と＝］
ε】］＜３）　　　＋ｒコメＩＮ［Σ？コ［ココ　　　
［とＩｉ（＋）　　　４　　　　し［）コｉｃｉ＝ｉｍ
［石コ［１１口（幻　　　５　　　　口ｆｉ　　　　６
［ｊ二！コロ　　　四［ｊ［？コロ（ｚ）　　　５　　
　　口【コ［互コロ　　　ロ【！二ｄコ１　　　［こ＋
１日（７）　　　　！；　　　　　ｑ多丁？コロ　　　
匹［）＝ｉミコ　　　しヨ互コＥＦＥ］（わ　　　４−
　　　　　し［ｊ＝ｉコ１　　　しｉν；口　　　［Σ
）二１ｊ］（９）　　　５　　　　匹１層＝？コロ　　
　ｂｄ　　　　ｔｉ口？■］（ｌリ　　ｔ　　　　　ｍ
　　　ｍ　　　Ｍ＄８工ｔ）１０へｌり二Ｉｊ：艷１−
１・牙５図 一□−−−−２ 牙６図 ３ｔ′７図 １８図 牙９図

Claims (1)

【特許請求の範囲】
1. ｌ、被乗数を格納するレジスタと、乗数を格納するレジ
   スタと、中間結果を格納するレジスタと、前記乗数を格
   納するレジスタの内容と前記中間結果を格納するレジス
   タの内容を演算する演算器と、前記中間結果を格納する
   レジスタの内容をシフトするシックと、前記被乗数を格
   納するレジスタの任意の桁を選択して演算する演算器と
   、骸演算器の出力が所定値になるまで、骸当桁に対する
   前記乗数格納レジスタと中間結果格納レジスタの内容な
   ｍｂ返し演算せしめる制御（ロ）路とを有し、２進化１
   ０進数の乗算を加算あるいは減算を繰り返すととＫより
   行う演算処理鋏ｆｌｌにおいて、前記被乗数格納レジス
   タの００桁を検出する０桁検出回路を設け、骸０桁検出
   回路によｉｔｓ乗数の００桁とその桁数を検出し、紬記
   制御回路は、その桁数だけ前記中間結果格納レジスタの
   内容を前記シフタにより７７トしつつ、中間結果から積
   の値を求める制御を行うことを％微とする演算処理装置
   。