JPS5890256A - 外部記憶制御方式 - Google Patents
外部記憶制御方式Info
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- JPS5890256A JPS5890256A JP18735281A JP18735281A JPS5890256A JP S5890256 A JPS5890256 A JP S5890256A JP 18735281 A JP18735281 A JP 18735281A JP 18735281 A JP18735281 A JP 18735281A JP S5890256 A JPS5890256 A JP S5890256A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は磁気ディスク記憶装防等、電子計算機における
外部記憶装置の制御方式に関するものである。以下、磁
気ディスク制御装置を例に説明する。
外部記憶装置の制御方式に関するものである。以下、磁
気ディスク制御装置を例に説明する。
磁気ディスク制御装置（ＤＫＣ）と磁気ディスク記憶装
置（ＤＫＵ）の接続構成法に、複数台のＤＫＣに複数台
のＤ Ｊ（Ｕが接続されるデバイスクロスコール構成法
がある。第１図は２台のＤ Ｋ、 Ｃにｎ台のＤ Ｋ
Ｕが接続される場合を示し、１は中央処理装置に結合さ
れているチャイ・ル（ＣＩＴ ）、２はＤ Ｋ Ｃ１３
は接続信号線、４はＤ Ｋ Ｕである。
置（ＤＫＵ）の接続構成法に、複数台のＤＫＣに複数台
のＤ Ｊ（Ｕが接続されるデバイスクロスコール構成法
がある。第１図は２台のＤ Ｋ、 Ｃにｎ台のＤ Ｋ
Ｕが接続される場合を示し、１は中央処理装置に結合さ
れているチャイ・ル（ＣＩＴ ）、２はＤ Ｋ Ｃ１３
は接続信号線、４はＤ Ｋ Ｕである。
ところで、従来技術においては、Ｄ Ｋ ’［Ｊの位置
決め動作（ＳＥＥＫ動作）からディスクの回転待らを経
て、目的の読み書き（几Ｅ Ａ Ｉ）／Ｗ Ｉｔ、 Ｔ
’Ｉ’ Ｅ）動作に至るまでの一連の制御動作の間、
ＣＩＴで指示されたＩ） Ｋ ＣとＩ） Ｋ Ｕの組合
せは固定されるため、せっかく複数台のＤ Ｋ Ｃがあ
っても、それらの能力を十分発揮させることができ１ｒ
、いという欠点があった。これについて第１図の場合を
例に説明する。
決め動作（ＳＥＥＫ動作）からディスクの回転待らを経
て、目的の読み書き（几Ｅ Ａ Ｉ）／Ｗ Ｉｔ、 Ｔ
’Ｉ’ Ｅ）動作に至るまでの一連の制御動作の間、
ＣＩＴで指示されたＩ） Ｋ ＣとＩ） Ｋ Ｕの組合
せは固定されるため、せっかく複数台のＤ Ｋ Ｃがあ
っても、それらの能力を十分発揮させることができ１ｒ
、いという欠点があった。これについて第１図の場合を
例に説明する。
今、ｒ） Ｋ Ｃ−八がＤ Ｋ、 ＩＪ −１に文、１
してＳ Ｅ Ｅ Ｋ及びＳＥＴ Ｓ’ｌ弓ｃ ’ｒ
ｏ ＋＜、コマンドを発行し、該Ｄ Ｋ Ｕの回転待ら
状態になったとする。この状態で、ＤＫ Ｃ−へはその
前に回転待ち指令を−Ｌ５えたＤ Ｋ ’Ｕ−２の回転
待１つ完了（１１１Ｅｃｏ＋ｔ、］） 、Ｉ’ｌΔ１
）Ｙ）を検出すると、引き続いてＤ Ｋ Ｔ、Ｊ−２と
の間でデータ転送（読み和、き動作）に入る。従って、
その後Ｄｒ＜ ｔＪ−１が回）１リー待ら完了になった
としても、ＤＫＣ−ＡはＤ Ｉ（ＴＪ−２との間で１１
’１．Ｊ 、Ｓ ’Ｙ状態であるため、Ｄ Ｋ ’［
Ｊ −１との間でデータ転送に入ることができない。つ
まり、Ｄ Ｉ（ＴＪ −１はＤ Ｋ Ｃ−Ａよりコマン
ドを受けており、Ｉ） Ｋ Ｃ−八がフリー（Ｎ Ｏ’
Ｔ” ＢｔＪ Ｓ Ｙ ）の１１．１ｉに１１．ＥＣ
Ｏ旧） １１．ＥΔＩ）Ｙにならない限りデータ転送
に入ることができない。一方、Ｉ）ＴぐＣ−ｎは自分が
Ｓ Ｔｉ； Ｔ ＳＩ”： Ｃｉ’ ０１１．コマン
ドを発行したＤ Ｋ Ｕ Ｌか処理できない。このよう
に、せっかく２台のＤ Ｋ Ｃがあっても、十分に各Ｄ
ＫＣの能力が発揮できず、Ｄ Ｋ ＴＪの１１． Ｅ
ＣＯ几Ｄ １１．ＥＡＤＹ 信号の空振りを発生させ
てしまう。
してＳ Ｅ Ｅ Ｋ及びＳＥＴ Ｓ’ｌ弓ｃ ’ｒ
ｏ ＋＜、コマンドを発行し、該Ｄ Ｋ Ｕの回転待ら
状態になったとする。この状態で、ＤＫ Ｃ−へはその
前に回転待ち指令を−Ｌ５えたＤ Ｋ ’Ｕ−２の回転
待１つ完了（１１１Ｅｃｏ＋ｔ、］） 、Ｉ’ｌΔ１
）Ｙ）を検出すると、引き続いてＤ Ｋ Ｔ、Ｊ−２と
の間でデータ転送（読み和、き動作）に入る。従って、
その後Ｄｒ＜ ｔＪ−１が回）１リー待ら完了になった
としても、ＤＫＣ−ＡはＤ Ｉ（ＴＪ−２との間で１１
’１．Ｊ 、Ｓ ’Ｙ状態であるため、Ｄ Ｋ ’［
Ｊ −１との間でデータ転送に入ることができない。つ
まり、Ｄ Ｉ（ＴＪ −１はＤ Ｋ Ｃ−Ａよりコマン
ドを受けており、Ｉ） Ｋ Ｃ−八がフリー（Ｎ Ｏ’
Ｔ” ＢｔＪ Ｓ Ｙ ）の１１．１ｉに１１．ＥＣ
Ｏ旧） １１．ＥΔＩ）Ｙにならない限りデータ転送
に入ることができない。一方、Ｉ）ＴぐＣ−ｎは自分が
Ｓ Ｔｉ； Ｔ ＳＩ”： Ｃｉ’ ０１１．コマン
ドを発行したＤ Ｋ Ｕ Ｌか処理できない。このよう
に、せっかく２台のＤ Ｋ Ｃがあっても、十分に各Ｄ
ＫＣの能力が発揮できず、Ｄ Ｋ ＴＪの１１． Ｅ
ＣＯ几Ｄ １１．ＥＡＤＹ 信号の空振りを発生させ
てしまう。
本発明の目的は上述した従来技術の問題点を除去し、よ
り高性能を達成する外部記憶制御方式を提供することに
ある。
り高性能を達成する外部記憶制御方式を提供することに
ある。
上述の目的を達成するため、本発明では外部記憶制御装
置と外ｉ＋１＜記憶装置とのく＼りつけを排除し、一連
の動作制御中、外部記１意装置を任意の外部記憶制御装
置と切換えて接続してデータ転送を可能とすることによ
り、外部記憶制御装置／チャネルの能力を最大限に発揮
させるものである。
置と外ｉ＋１＜記憶装置とのく＼りつけを排除し、一連
の動作制御中、外部記１意装置を任意の外部記憶制御装
置と切換えて接続してデータ転送を可能とすることによ
り、外部記憶制御装置／チャネルの能力を最大限に発揮
させるものである。
以下、本発明の一実施例を第２図乃至第８図により説明
する。
する。
第２図は本発明によるＤ Ｋ ＣとＤ Ｋ Ｕの接続構
成例を示したものである。第２図において、２はＤＫＣ
（本実施例では３台）、４はＤ Ｋ Ｕ （ｎ台）であ
り、これらの中間に、Ｄ Ｋ ＣとＤ 、１（’［Ｊの
間で任意の接続構成がとれるように接続切換器５を設置
する。なお、Ｄ Ｉ（Ｃ／ Ｄ Ｋ ’Ｕの任意の接続
ができれば、第１図のような形態のものでもよい。各Ｄ
ＫＵは制御メモリ６を持ち、■）■ぐＣ／ ｌ） ］
（Ｕの結合が切れて他の任意のｌ） Ｋ、 Ｃより制御
を再開するのに必要な制御情報を格納しておく。第３図
は制御メモリ６の一例で、チャネル番号（ＣＩＴＮＯ）
、ＤＫＣ番号（ＤＫＣＮＯ）、ＳＥＴ ＦＭ（ＦＭをセ
ットするコマンド）の有無、８ＦＪＴ（ΔＤＤｆＥ、Ｅ
ＳＢ、 ５ＥＴＳＥＣＴＯＲ，Ｎｏ等が格納されている
。なお、ＦＭ（］’ｉ”ＩＴＪＥＭ八ＳＫ）へファイル
１宅護のためにシーク動作とライト動作の許容範囲を決
める情報である。
成例を示したものである。第２図において、２はＤＫＣ
（本実施例では３台）、４はＤ Ｋ Ｕ （ｎ台）であ
り、これらの中間に、Ｄ Ｋ ＣとＤ 、１（’［Ｊの
間で任意の接続構成がとれるように接続切換器５を設置
する。なお、Ｄ Ｉ（Ｃ／ Ｄ Ｋ ’Ｕの任意の接続
ができれば、第１図のような形態のものでもよい。各Ｄ
ＫＵは制御メモリ６を持ち、■）■ぐＣ／ ｌ） ］
（Ｕの結合が切れて他の任意のｌ） Ｋ、 Ｃより制御
を再開するのに必要な制御情報を格納しておく。第３図
は制御メモリ６の一例で、チャネル番号（ＣＩＴＮＯ）
、ＤＫＣ番号（ＤＫＣＮＯ）、ＳＥＴ ＦＭ（ＦＭをセ
ットするコマンド）の有無、８ＦＪＴ（ΔＤＤｆＥ、Ｅ
ＳＢ、 ５ＥＴＳＥＣＴＯＲ，Ｎｏ等が格納されている
。なお、ＦＭ（］’ｉ”ＩＴＪＥＭ八ＳＫ）へファイル
１宅護のためにシーク動作とライト動作の許容範囲を決
める情報である。
第４図はＤＫＣの構成例で、Ｃ１■とのインタフェース
制御を行なうＣＩ■インタフェース制御部１００、ＤＫ
Ｃとのインタフェース制御を行うデバイスインタフェー
ス制御部１０１、送受信データを一時格納するバッファ
メモＩＪ １．０２ 、制御に必要なマイクロプログラ
ムが格納されている制御メモリ１０３、マイクロプログ
ラムにＪミリＣ１＋インタフエース制御部１００、デバ
イスインタフェース制御部１０１、バッファメモリ１０
２を制御するマイクロプロセッサ１０４等で構成される
。なお、細線は制御パス、太線はデータバスを示す。
制御を行なうＣＩ■インタフェース制御部１００、ＤＫ
Ｃとのインタフェース制御を行うデバイスインタフェー
ス制御部１０１、送受信データを一時格納するバッファ
メモＩＪ １．０２ 、制御に必要なマイクロプログラ
ムが格納されている制御メモリ１０３、マイクロプログ
ラムにＪミリＣ１＋インタフエース制御部１００、デバ
イスインタフェース制御部１０１、バッファメモリ１０
２を制御するマイクロプロセッサ１０４等で構成される
。なお、細線は制御パス、太線はデータバスを示す。
第５図乃至第８図はＤｒ（Ｃ内の制御メモリ１０３に格
納されているマイクロプログラムの処理フローを示すも
のであり、以下、これらによって動作を説明する。
納されているマイクロプログラムの処理フローを示すも
のであり、以下、これらによって動作を説明する。
第５図はＤ Ｊ（Ｃにチャネルより起動があって、指定
されたＤ Ｋ ’Ｕを結合した後、当該１） Ｋ Ｕを
切離すまでの制御の流れ図である。Ｄ Ｉ（Ｃ２はＣＩ
Ｔインタフェース制御部１００を通してチャネルより入
出力命令を受は取ると、マイクロプロセッサ１０４の制
御下で、指定されたＤ Ｋ Ｕ ４をデバイスインタフ
ェース制御部１０１を通して結合し、当該ＣＨ／ＤＫＵ
間でのコマンド、応答の制御を行う（ステップ１０，１
．１）。このＤ Ｋ Ｃ／ Ｄ ｒ（Ｕが結合状態の場
合の動作は従来と同じである。一連の動作制御中、当該
Ｄ Ｋ Ｕ ４を切離してもよいかどうかテストしくス
テップ１２）、切離し可能であると（例えば、ＤＫＵ４
に対してＳ ＥＥＫ及びＳＥＴ ５ＥＣＴＯ几コマンド
を発行し、Ｄ Ｋ Ｕが回転待ち状態になった場合、Ｄ
Ｋ Ｃ２はデバイスインタフェース制御部１０１を通
し、それゴ・で当該１） Ｋ Ｃの制御メモリ１０３内
に格納されている制御情報（第３図の内容）を当該１）
ＴぐＩＪ ４の制御メモリ６に転送した後、当該Ｄ
Ｉ（Ｕ ４を論ＦＰ的に切９１（す（ステップ１３．１
４）。
されたＤ Ｋ ’Ｕを結合した後、当該１） Ｋ Ｕを
切離すまでの制御の流れ図である。Ｄ Ｉ（Ｃ２はＣＩ
Ｔインタフェース制御部１００を通してチャネルより入
出力命令を受は取ると、マイクロプロセッサ１０４の制
御下で、指定されたＤ Ｋ Ｕ ４をデバイスインタフ
ェース制御部１０１を通して結合し、当該ＣＨ／ＤＫＵ
間でのコマンド、応答の制御を行う（ステップ１０，１
．１）。このＤ Ｋ Ｃ／ Ｄ ｒ（Ｕが結合状態の場
合の動作は従来と同じである。一連の動作制御中、当該
Ｄ Ｋ Ｕ ４を切離してもよいかどうかテストしくス
テップ１２）、切離し可能であると（例えば、ＤＫＵ４
に対してＳ ＥＥＫ及びＳＥＴ ５ＥＣＴＯ几コマンド
を発行し、Ｄ Ｋ Ｕが回転待ち状態になった場合、Ｄ
Ｋ Ｃ２はデバイスインタフェース制御部１０１を通
し、それゴ・で当該１） Ｋ Ｃの制御メモリ１０３内
に格納されている制御情報（第３図の内容）を当該１）
ＴぐＩＪ ４の制御メモリ６に転送した後、当該Ｄ
Ｉ（Ｕ ４を論ＦＰ的に切９１（す（ステップ１３．１
４）。
これにより当該Ｄ Ｋ、 Ｃ２はフリーの状態になり、
ＣＴｌからの次の起動待１つ、あるいは任意Ｄ Ｋ Ｕ
からの接続要求待ちとなる。
ＣＴｌからの次の起動待１つ、あるいは任意Ｄ Ｋ Ｕ
からの接続要求待ちとなる。
第６図はＩ） Ｋ Ｕが例えばＳ ’ｌ’＞ ’Ｉ”：
Ｋの完了、回転待らの完了雪で、Ｄ Ｋ Ｃとの結合
の必要性が発生した後の制御の流れ図である。、 ’Ｉ
） Ｋ ＵよりＤ Ｋ Ｃへの結合要求が発生すると、
当該結合要求は当該Ｄ Ｋ ’Ｕへ接続パスを持つ全て
のＩ） Ｋ Ｃに出されるが、そのうちフリー状態のｌ
） Ｋ Ｃが当該Ｄ Ｋ Ｕの選択動作に入る（ステッ
プ２０）。複数のＤ Ｋ Ｃが選択動作を行った場合、
最初に選択動作を開始したＤ ｒぐＣが当該Ｊ） Ｋ
Ｔ、Ｊとの結合を完成し、結合に失敗したｌ） ｒ（Ｃ
はフリー状態に戻る（ステップ２１）。
Ｋの完了、回転待らの完了雪で、Ｄ Ｋ Ｃとの結合
の必要性が発生した後の制御の流れ図である。、 ’Ｉ
） Ｋ ＵよりＤ Ｋ Ｃへの結合要求が発生すると、
当該結合要求は当該Ｄ Ｋ ’Ｕへ接続パスを持つ全て
のＩ） Ｋ Ｃに出されるが、そのうちフリー状態のｌ
） Ｋ Ｃが当該Ｄ Ｋ Ｕの選択動作に入る（ステッ
プ２０）。複数のＤ Ｋ Ｃが選択動作を行った場合、
最初に選択動作を開始したＤ ｒぐＣが当該Ｊ） Ｋ
Ｔ、Ｊとの結合を完成し、結合に失敗したｌ） ｒ（Ｃ
はフリー状態に戻る（ステップ２１）。
Ｄ Ｋ Ｃ／ Ｄ Ｋ ＩＪの結合が成立したか否かは
、例えば接続トライ動作に対する当該ＤＩ（Ｕからの応
答で判定する。Ｄ Ｋ Ｕとの結合が成立するど、Ｄ
Ｋ Ｃ２はマイクロプロセッサ１０４の制御下で、当該
１）１ぐＵ４の制御メモリ６に格納されている制御情報
をデバイスインタフェース制御部１０１を通して制御メ
モリ１０３へ取り込み（ステップ２２）、ＤＫＵ切離し
前の状態に復帰した後、チャネルへの結合要求を発行す
ることになる。この時、チャネル側の能力により、在来
チャネル（切離し機能がないチャネル）の場合は、当該
Ｄ Ｋ ’Ｕへ起動要求を発行したチャネルに限って、
ＣＩ−Ｔインタフェース制御部１００を通して結合要求
を発行しくステップ乙）、結合が成立したら制御の再開
を行う（ステップ２／Ｉ）。
、例えば接続トライ動作に対する当該ＤＩ（Ｕからの応
答で判定する。Ｄ Ｋ Ｕとの結合が成立するど、Ｄ
Ｋ Ｃ２はマイクロプロセッサ１０４の制御下で、当該
１）１ぐＵ４の制御メモリ６に格納されている制御情報
をデバイスインタフェース制御部１０１を通して制御メ
モリ１０３へ取り込み（ステップ２２）、ＤＫＵ切離し
前の状態に復帰した後、チャネルへの結合要求を発行す
ることになる。この時、チャネル側の能力により、在来
チャネル（切離し機能がないチャネル）の場合は、当該
Ｄ Ｋ ’Ｕへ起動要求を発行したチャネルに限って、
ＣＩ−Ｔインタフェース制御部１００を通して結合要求
を発行しくステップ乙）、結合が成立したら制御の再開
を行う（ステップ２／Ｉ）。
本発明を適用した新チャネル（Ｄ Ｋ Ｃと同様に切離
し機能があるチャネル）の場合は、全チャネルへＣＴＪ
インタフェース制御部１００を通して結合要求を発行し
くステップ５）、結合が成立したチャネルに対して、前
回結合していたチャネルのサブチャネル情報、即ち、前
回結合時のチャネルＮＯ、デバイスＮｏを転送しくステ
ップ２６ 、’ ２７ ） 、動作の継続ができるよう
にする。このチャネルでの動作の乗り換えができるため
には、一群のチャネル間でサブチャネルレジスタのシェ
アが必要となるが、これはＬＳＴ技術の進歩によって十
分実現可能である。制御再開後のＤ ＴぐＣ２の処理は
第５図と同じである。
し機能があるチャネル）の場合は、全チャネルへＣＴＪ
インタフェース制御部１００を通して結合要求を発行し
くステップ５）、結合が成立したチャネルに対して、前
回結合していたチャネルのサブチャネル情報、即ち、前
回結合時のチャネルＮＯ、デバイスＮｏを転送しくステ
ップ２６ 、’ ２７ ） 、動作の継続ができるよう
にする。このチャネルでの動作の乗り換えができるため
には、一群のチャネル間でサブチャネルレジスタのシェ
アが必要となるが、これはＬＳＴ技術の進歩によって十
分実現可能である。制御再開後のＤ ＴぐＣ２の処理は
第５図と同じである。
第７図及び第８図はチャネルの乗り換えを行うための史
に別の実施例を示すものである。本実施例では、Ｃ’Ｔ
−Ｔ／ ｒ） Ｋ Ｕ切離しの際に、ｌ）ＴぐＵは当該
チャネルにサブチャネルレジスタの内容の転送を要求Ｌ
（ステップ３２）、１）Ｔ（Ｃが制御再開に必要とす
るＤ Ｋ Ｃ制御メモリの内容のみならず、チャネルが
制御再開に必要とする該サブチャネルレジスタの内容を
当該Ｄ Ｉ（Ｕに待避しておき（ステップ３３）、チャ
ネルとの再結合時、前回結合していたチャイ・ルＮＯ，
デバイスＮＯに加えて、ザブチャネルレジスタの内容も
、結合が成立したチャネルへ転送することにより（ステ
ップ４２）、再結合チャネルにより動作の再開を行う。
に別の実施例を示すものである。本実施例では、Ｃ’Ｔ
−Ｔ／ ｒ） Ｋ Ｕ切離しの際に、ｌ）ＴぐＵは当該
チャネルにサブチャネルレジスタの内容の転送を要求Ｌ
（ステップ３２）、１）Ｔ（Ｃが制御再開に必要とす
るＤ Ｋ Ｃ制御メモリの内容のみならず、チャネルが
制御再開に必要とする該サブチャネルレジスタの内容を
当該Ｄ Ｉ（Ｕに待避しておき（ステップ３３）、チャ
ネルとの再結合時、前回結合していたチャイ・ルＮＯ，
デバイスＮＯに加えて、ザブチャネルレジスタの内容も
、結合が成立したチャネルへ転送することにより（ステ
ップ４２）、再結合チャネルにより動作の再開を行う。
本実施例では、結合チャネルでの動作再開に心間な情報
をすべてデバイス経由で取り出して来るため、チャネル
間でのサブチャネルのシェアが不要になる。
をすべてデバイス経由で取り出して来るため、チャネル
間でのサブチャネルのシェアが不要になる。
次に、本発明を適用した場合、従来技術に比べて几ＥＣ
０１１，Ｄ １１．］１Ｉ）Ｙ時のチャイ・ルとの再
結合失敗割合がどの程度減少するか、具体例で説明する
。
０１１，Ｄ １１．］１Ｉ）Ｙ時のチャイ・ルとの再
結合失敗割合がどの程度減少するか、具体例で説明する
。
今、チャネルとＤ Ｋ Ｃはくくりつけ（１対１対応）
、各ルートともＤ Ｋ Ｕは均等のアクセス頻度として
、チャネル数（＝ ｌ） Ｋ Ｃ数）Ｎｃ ＝ ４、Ｄ
ＫＵ数Ｎｄ＝１６、チャネル（＝ＤＫＣ）使用率ρ、１
□＝０．３とすると、Ｒ，ＥＣ０１１Ｄ Ｒ，ＥＡ、
ＤＹ時の再結合失敗確率ρｂは、従来技術では、 となるが、本発明を適用した場合は、 となる。即ち、チャネル再結合失敗確率は１／３゜に減
少し、はとんど無視できる値となり、大ｄ】な改善が可
能となる。
、各ルートともＤ Ｋ Ｕは均等のアクセス頻度として
、チャネル数（＝ ｌ） Ｋ Ｃ数）Ｎｃ ＝ ４、Ｄ
ＫＵ数Ｎｄ＝１６、チャネル（＝ＤＫＣ）使用率ρ、１
□＝０．３とすると、Ｒ，ＥＣ０１１Ｄ Ｒ，ＥＡ、
ＤＹ時の再結合失敗確率ρｂは、従来技術では、 となるが、本発明を適用した場合は、 となる。即ち、チャネル再結合失敗確率は１／３゜に減
少し、はとんど無視できる値となり、大ｄ】な改善が可
能となる。
又、本発明の効果は、Ｄ Ｋ Ｃとチャネルが１対１に
くくりつけでないｍ合は更に犬１１フなものとなる。１
１１ら、一般にＩ） Ｋ Ｃがフリーになってもチャネ
ルがフリーとは限らず、従来のＩ） Ｋ Ｃとチャネル
がくくりつけの：ｌ易合は、１対１苅応のチャネルとＩ
） Ｋ Ｃの双方がフリーでないと結合成立しなかった
ものが、本発明ではｌ） Ｋ Ｃ、チャネルで各々フリ
ーなものが１台づつでもあれば結合は成立することにな
る。
くくりつけでないｍ合は更に犬１１フなものとなる。１
１１ら、一般にＩ） Ｋ Ｃがフリーになってもチャネ
ルがフリーとは限らず、従来のＩ） Ｋ Ｃとチャネル
がくくりつけの：ｌ易合は、１対１苅応のチャネルとＩ
） Ｋ Ｃの双方がフリーでないと結合成立しなかった
ものが、本発明ではｌ） Ｋ Ｃ、チャネルで各々フリ
ーなものが１台づつでもあれば結合は成立することにな
る。
史に、本発明では、Ｉ） ＩぐＣ１チヤイ・ルが動作途
中で障害によって機能停止しても、残りのＤ Ｋ Ｃ／
ヂャネルで引き続いて動作が可能であり、障害対策の面
でも犬「１〕な機能向」二、信す「（度向上が期待でき
る。
中で障害によって機能停止しても、残りのＤ Ｋ Ｃ／
ヂャネルで引き続いて動作が可能であり、障害対策の面
でも犬「１〕な機能向」二、信す「（度向上が期待でき
る。
以−１１、ｌ） Ｋ Ｃを？／：ｉに本発明を説明して
きたが、勿論、本発明はこれに限定され／［いことは云
うまでもない。
きたが、勿論、本発明はこれに限定され／［いことは云
うまでもない。
第１図は従来のＤ Ｋ ＣとＩ） Ｋ ｔＪの接続構成
例を示す図、第２図は本発明による接続構成例を示す図
、第３図はＤ Ｋ Ｕに設けた制御メモリの構成例を示
す図、第４図はＪ） Ｋ Ｃのハードウェア１１］Ｉｌ
ｉ成例を示す図、第５図乃至第８１ンｌは本発明の制ｆ
ｌ’ｌｌ動作を説明するための流れ図である。 １・・・チャネル、２・・・磁気ディスク制御装置（１
）ＫＣ）、３・・・接続匿号線、４・・・磁気ディスク
記Ｉ、・；＼装置（ＤＫＵ）、５・・・接続切換器、６
・・・１．） ’Ｋ ’１．．Ｊ制御メモリ。 代理人 弁理士 鈴 木 誠 涌（序Ｊし 第５図 ＤＫＣ７！／− ＤＫＣη− 第６図 しＫＩＪよハ呑７倭４Ｙ斗Ｃ項４玄 筒７図 ＫＣ７９− 升ζ図
例を示す図、第２図は本発明による接続構成例を示す図
、第３図はＤ Ｋ Ｕに設けた制御メモリの構成例を示
す図、第４図はＪ） Ｋ Ｃのハードウェア１１］Ｉｌ
ｉ成例を示す図、第５図乃至第８１ンｌは本発明の制ｆ
ｌ’ｌｌ動作を説明するための流れ図である。 １・・・チャネル、２・・・磁気ディスク制御装置（１
）ＫＣ）、３・・・接続匿号線、４・・・磁気ディスク
記Ｉ、・；＼装置（ＤＫＵ）、５・・・接続切換器、６
・・・１．） ’Ｋ ’１．．Ｊ制御メモリ。 代理人 弁理士 鈴 木 誠 涌（序Ｊし 第５図 ＤＫＣ７！／− ＤＫＣη− 第６図 しＫＩＪよハ呑７倭４Ｙ斗Ｃ項４玄 筒７図 ＫＣ７９− 升ζ図
Claims (1)
- 【特許請求の範囲】 １ 複数の外部記憶制御装置と、該外部記１意制御装置
により制御される複数の外部記憶装置とを具備し、外部
記憶制御装置がチャネルを通して中央処理装置に接続さ
れている電子計算機システムにおいて、前記外部記憶装
置に制御メモリを設け、前記外部記憶制御装置はチャネ
ルより指定された外部記憶装置に対する一連の動作制御
中の切れ目で、他の任意の外部記憶制御装置より制御を
再開するに必要な制御情報を描該外部記憶装置の前記制
御メモリに転送して描該外部記憶制ａ装置を切離し、外
部記憶装置から結合要求が発生すると、その時、動作中
にない任意の外部記憶制御装置が当該外部記（意装置を
選択して、当該外部記憶装置の制御メモリから制御情報
を取り込んで制御を再開することを特徴とする外部記憶
制御方式。 ２、制御再開時、外部記憶制御装置は複数のチャネルに
結合要求を発し、その時、動作中にない任意のチャネル
を選択して制御を再開することを特徴とする特許請求の
範囲第１項記載の外）“テ１９記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735281A JPS5890256A (ja) | 1981-11-21 | 1981-11-21 | 外部記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735281A JPS5890256A (ja) | 1981-11-21 | 1981-11-21 | 外部記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890256A true JPS5890256A (ja) | 1983-05-28 |
| JPH0563817B2 JPH0563817B2 (ja) | 1993-09-13 |
Family
ID=16204484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18735281A Granted JPS5890256A (ja) | 1981-11-21 | 1981-11-21 | 外部記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890256A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59194511U (ja) * | 1983-06-13 | 1984-12-24 | 本田技研工業株式会社 | 内燃機関用休止機能付動弁装置 |
| JPS6037030A (ja) * | 1983-08-09 | 1985-02-26 | Fujitsu Ltd | フアイル接続方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585825A (ja) * | 1981-07-03 | 1983-01-13 | Fujitsu Ltd | デバイスクロスコ−ルにおけるリザ−ブ／レリ−ズ方式 |
-
1981
- 1981-11-21 JP JP18735281A patent/JPS5890256A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585825A (ja) * | 1981-07-03 | 1983-01-13 | Fujitsu Ltd | デバイスクロスコ−ルにおけるリザ−ブ／レリ−ズ方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59194511U (ja) * | 1983-06-13 | 1984-12-24 | 本田技研工業株式会社 | 内燃機関用休止機能付動弁装置 |
| JPS6037030A (ja) * | 1983-08-09 | 1985-02-26 | Fujitsu Ltd | フアイル接続方式 |
| JPH0318205B2 (ja) * | 1983-08-09 | 1991-03-12 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563817B2 (ja) | 1993-09-13 |
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