JPS5889062A - 電力変換器 - Google Patents
電力変換器Info
- Publication number
- JPS5889062A JPS5889062A JP56185281A JP18528181A JPS5889062A JP S5889062 A JPS5889062 A JP S5889062A JP 56185281 A JP56185281 A JP 56185281A JP 18528181 A JP18528181 A JP 18528181A JP S5889062 A JPS5889062 A JP S5889062A
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- JP
- Japan
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- semiconductor element
- semiconductor
- stack
- gto
- main circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はゲー ト・ターン・オフサイリスタ（以下ＧＴ
Ｏと略す）素子を使用する電力変換器に係り、特に、半
導体素子の配列を適切にすることで主回路インダクタン
スを低減させることを図った電力変換器に関する。
Ｏと略す）素子を使用する電力変換器に係り、特に、半
導体素子の配列を適切にすることで主回路インダクタン
スを低減させることを図った電力変換器に関する。
第１図に直流から３相交流を作る３相インバ一タ回路の
従来例を示し、第２図に第１図インバータ回路中の１組
分の回路図を示す。第１図において、１は正母線１．−
２は負母線、３はＵｌ アーム。
従来例を示し、第２図に第１図インバータ回路中の１組
分の回路図を示す。第１図において、１は正母線１．−
２は負母線、３はＵｌ アーム。
４はＵ２７−ム、５はｖ、７−４．６はＶ、７−ム、７
はＷ１アーム、８はＷ２アーム、９は交流出力である。
はＷ１アーム、８はＷ２アーム、９は交流出力である。
第１図の配線において、Ｕ、−Ｖ、。
■＋−Ｗ２− Ｗ＋ Ｕｚを順次導通させることに
より、３相の交流出力９が得られる。
より、３相の交流出力９が得られる。
各アームは、第２図に示すような接続をもって構成され
る。第２図はＵ１アームとＵ２アームとからなる１組分
の回路図である。第２図において。
る。第２図はＵ１アームとＵ２アームとからなる１組分
の回路図である。第２図において。
１０及び２０はリアクトル用のフリーホイルダイオード
％ １１及び２１は短絡保護用のりアクドル。
％ １１及び２１は短絡保護用のりアクドル。
１２及び２２はパランサ、Ｇ Ｔ Ｃ＋＋＋ −ＧＴ
０１２−ＧＴ０２□、ＧＴＯ，□はそれぞれＧＴＯ素子
Ｔｈ ＤＦｌ、ＩＤＦｓｚ−ＤＦ２１．ＤＦ２２はそれ
ぞれ逆並列ダイオード＊ ｃ、、＃ Ｃ１２＊ Ｃ２１
１Ｃ２２はそれぞれスナバコンデンサである。
０１２−ＧＴ０２□、ＧＴＯ，□はそれぞれＧＴＯ素子
Ｔｈ ＤＦｌ、ＩＤＦｓｚ−ＤＦ２１．ＤＦ２２はそれ
ぞれ逆並列ダイオード＊ ｃ、、＃ Ｃ１２＊ Ｃ２１
１Ｃ２２はそれぞれスナバコンデンサである。
第２図の回路において、電源→正母線１→フリーホイル
ダイオード１０→パランサ１２→ＧＴＯ，、。
ダイオード１０→パランサ１２→ＧＴＯ，、。
ｏ’ｒｏ、、→パランサ２２→Ｇ Ｔ ０２１ 、 Ｇ
Ｔ Ｏ２ｘ→フリーホイルダイオード２０→負母線２
→電源への主回路のインダクタンスＬが、スナバコンデ
ンサＣＩｌ〜Ｃ１２の過充電電圧に関与する（主回路電
流を■、コンデンサ容量をＣとすると過充電電圧ＥはＥ
＝Ｉ−Ｖ丁７でで表わされる）ことから。
Ｔ Ｏ２ｘ→フリーホイルダイオード２０→負母線２
→電源への主回路のインダクタンスＬが、スナバコンデ
ンサＣＩｌ〜Ｃ１２の過充電電圧に関与する（主回路電
流を■、コンデンサ容量をＣとすると過充電電圧ＥはＥ
＝Ｉ−Ｖ丁７でで表わされる）ことから。
ＧＴＯ素子の耐圧を低く抑える。あるいはスナバコンデ
ンサＣＩｌ〜Ｃ０を小形化するに＃ｉ、主回路インダク
タンスＬを極力小さくすることが要求される。
ンサＣＩｌ〜Ｃ０を小形化するに＃ｉ、主回路インダク
タンスＬを極力小さくすることが要求される。
第２図回路に対する従来の半導体素子配置構成を第３・
図に、この配置構成によるスタック構造の従来例を第４
図に示す。第４図において、３０は締付枠、３１は鋼球
、３２は加圧バネ、３３は絶縁板、３４はヒートシンク
、３５及び３６は接線導体である。
図に、この配置構成によるスタック構造の従来例を第４
図に示す。第４図において、３０は締付枠、３１は鋼球
、３２は加圧バネ、３３は絶縁板、３４はヒートシンク
、３５及び３６は接線導体である。
しかしながら、第４図のスタック従来構造は。
正母線につながる接線導体３５と負母線につながる接線
導体３６とが、スタックの両端に分れていることから、
正母線と負母線との端末餌分の近接配線が困難となり、
主回路のインダクタンスＬが大きくなるという問題点が
あった。
導体３６とが、スタックの両端に分れていることから、
正母線と負母線との端末餌分の近接配線が困難となり、
主回路のインダクタンスＬが大きくなるという問題点が
あった。
本発明の目的は、従来技術での上記した問題点を解決し
、ＧＴＯ素子を用いた主回路の配線インダクタンスを低
減し、ＧＴ’０素子に印加される過充電電圧の抑制とス
ナバ機器の小形化を図り、小形、低価格の電力変換器を
提供することにある。
、ＧＴＯ素子を用いた主回路の配線インダクタンスを低
減し、ＧＴ’０素子に印加される過充電電圧の抑制とス
ナバ機器の小形化を図り、小形、低価格の電力変換器を
提供することにある。
本発明の特徴は、上記目的を達成するために。
３種類以上の異なる電位で動作するＧＴＯ素子を含む半
導体素子群と複数のヒートシンクとを１組の締付装置に
よって半導体スタックに共線めに締め付けて取付け、か
つこれらの半導体素子群のうちの最高電位で使用される
半導体素子と最低電圧で使用される半導体素子とを隣り
合せに配置し、この２個の半導体素子への電源よりの主
回路配線を近接配線とする構成とするにある。
導体素子群と複数のヒートシンクとを１組の締付装置に
よって半導体スタックに共線めに締め付けて取付け、か
つこれらの半導体素子群のうちの最高電位で使用される
半導体素子と最低電圧で使用される半導体素子とを隣り
合せに配置し、この２個の半導体素子への電源よりの主
回路配線を近接配線とする構成とするにある。
即ち、本発明は、往復配線の近接配置が配線インダクタ
ンスの低減に大きな効果を有することに着目し、電源よ
°りの往復配線を極力近接配置とするために、半導体ス
タックの最高電位の半導体素子と最低電位の半導体素子
とを隣り合せに配列して同一スタックに組込み、半導体
スタックの極く近傍まで近接配線を可能としたものであ
る。
ンスの低減に大きな効果を有することに着目し、電源よ
°りの往復配線を極力近接配置とするために、半導体ス
タックの最高電位の半導体素子と最低電位の半導体素子
とを隣り合せに配列して同一スタックに組込み、半導体
スタックの極く近傍まで近接配線を可能としたものであ
る。
以下第５図及び第６図により本発明の一実施例を説明す
る。第５図は半導体素子の配置構成図。
る。第５図は半導体素子の配置構成図。
第６図は第５図の素子構成によるスタック構造を示す図
である。第５１図、第６図実施例に示すように、フリー
ホイルダイオード１ｏと２０が、隣り合せに配置されて
いる。これにより、正母線１（接線導体３５に接続する
）と負母線２（接線導体３６に接続する）とを端末部ま
で近接配線することができるようになり、主回路のイン
ダクタンスを小さくすることができる。
である。第５１図、第６図実施例に示すように、フリー
ホイルダイオード１ｏと２０が、隣り合せに配置されて
いる。これにより、正母線１（接線導体３５に接続する
）と負母線２（接線導体３６に接続する）とを端末部ま
で近接配線することができるようになり、主回路のイン
ダクタンスを小さくすることができる。
主回路インダクタンスヲ徊えば３μＨ→２μＨに低減し
たとすれば、スナバコンデンサＣＩｌ〜Ｃ２□の容量を
固定すれば、ＧＴＯ素子の耐電圧を。
たとすれば、スナバコンデンサＣＩｌ〜Ｃ２□の容量を
固定すれば、ＧＴＯ素子の耐電圧を。
前記の式Ｅ＝Ｉ−ｖ’Ｌ／Ｃより、インダクタンス低減
前のＶ丁７了と小さくすることができ、またＧＴＯ素子
の耐電圧を固定すれば、スナバコンデンサの容量を例え
ば３μＦ→２μＦと減少させることができる。
前のＶ丁７了と小さくすることができ、またＧＴＯ素子
の耐電圧を固定すれば、スナバコンデンサの容量を例え
ば３μＦ→２μＦと減少させることができる。
従って１本発明によれば、主回路の配線インダクタンス
を低減でき、ＧＴＯ素子の耐電圧の縮少化とスナバ部品
の小形化が可能となり、小形、低価格の電力変換器とす
ることができる。
を低減でき、ＧＴＯ素子の耐電圧の縮少化とスナバ部品
の小形化が可能となり、小形、低価格の電力変換器とす
ることができる。
第１図〜第４図は従来技術の説明図で第１図は３相イン
バータの回路図、第２図は第１図中の１組分の回路図、
第３図は第２図の半導体素子構成図、第４図は第３図に
よる一スタック構造図、第５図は本発明の一実施例の半
導体素子構成図、第６１・・・正母線、２；・・負母線
、３〜８・・・それぞれＵｌｌＵ２ ＃ Ｖｔ ＋
Ｖ２ｔ Ｗ＋ ｅ Ｗｌ ７ １−１９・・・交流出
力、１０．２０・・・フリーホイルダイオード。 １１．２１・・・短絡保護用のりアクドル、１２゜２２
・・・バランサ、３０・・・締付枠、３１・・・鋼球。 ３２・・・加圧バネ、３孕・・・絶縁板、３４・・・ヒ
ートシンク、３５．３６・・・接線導体、ＧＴ（ｈｔ〜
Ｇ Ｔ ０２２・・・ＧＴＯ素子、ＤＦ、、−ＤＦ、□
・・・逆並列ダイオー−丁＝−−−− ′ＪＪＪ３ 図 ６ 窮 ５ ｙ ＶＪ ｂ ロ
バータの回路図、第２図は第１図中の１組分の回路図、
第３図は第２図の半導体素子構成図、第４図は第３図に
よる一スタック構造図、第５図は本発明の一実施例の半
導体素子構成図、第６１・・・正母線、２；・・負母線
、３〜８・・・それぞれＵｌｌＵ２ ＃ Ｖｔ ＋
Ｖ２ｔ Ｗ＋ ｅ Ｗｌ ７ １−１９・・・交流出
力、１０．２０・・・フリーホイルダイオード。 １１．２１・・・短絡保護用のりアクドル、１２゜２２
・・・バランサ、３０・・・締付枠、３１・・・鋼球。 ３２・・・加圧バネ、３孕・・・絶縁板、３４・・・ヒ
ートシンク、３５．３６・・・接線導体、ＧＴ（ｈｔ〜
Ｇ Ｔ ０２２・・・ＧＴＯ素子、ＤＦ、、−ＤＦ、□
・・・逆並列ダイオー−丁＝−−−− ′ＪＪＪ３ 図 ６ 窮 ５ ｙ ＶＪ ｂ ロ
Claims (1)
- １、 ゲート・ターン・オフサイリスタ（ＧＴＯ）素子
を使用する電力変換器において、３種類以上の異なる電
位で動作するＧＴＯ素子を含む半導体素子群と複数のヒ
ートシンクとを１組の締付装置によって半導体スタック
に共線めに締め付けて取付け、かつ前記半導体素子群の
うちの最高電位で使用される半導体素子と最低電位で使
用される半導体素子とを隣り合せに配置し、これらの２
個の半導体素子への電源よりの主回路線を近接配線とし
たことを特徴とする電力変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185281A JPS5889062A (ja) | 1981-11-20 | 1981-11-20 | 電力変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185281A JPS5889062A (ja) | 1981-11-20 | 1981-11-20 | 電力変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889062A true JPS5889062A (ja) | 1983-05-27 |
Family
ID=16168086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185281A Pending JPS5889062A (ja) | 1981-11-20 | 1981-11-20 | 電力変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889062A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204804A (en) * | 1992-01-15 | 1993-04-20 | General Electric Company | GTO module with piggyback bypass diode |
| EP0710983A2 (de) * | 1994-11-07 | 1996-05-08 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Brücken-Modul |
| WO1999022437A1 (fr) * | 1997-10-27 | 1999-05-06 | Hitachi, Ltd. | Convertisseur d'energie |
-
1981
- 1981-11-20 JP JP56185281A patent/JPS5889062A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204804A (en) * | 1992-01-15 | 1993-04-20 | General Electric Company | GTO module with piggyback bypass diode |
| EP0710983A2 (de) * | 1994-11-07 | 1996-05-08 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Brücken-Modul |
| EP0710983A3 (de) * | 1994-11-07 | 1997-11-26 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Brücken-Modul |
| WO1999022437A1 (fr) * | 1997-10-27 | 1999-05-06 | Hitachi, Ltd. | Convertisseur d'energie |
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