JPS5883884A

JPS5883884A - ドツトパタ−ン発生方法

Info

Publication number: JPS5883884A
Application number: JP18101181A
Authority: JP
Inventors: 俊雄岡部
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1981-11-13
Filing date: 1981-11-13
Publication date: 1983-05-19
Also published as: JPS629912B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は文字等をドツトによりマトリーツクス状に印刷
する１シリイタにおいて、横書き・縦書きの両方を簡単
な回路で実現するドツト・リーン発生方法に関するもの
である＠通常、縦１列に配列した複数の印刷素子が設けられたド
ツトヘッドをスペーシングさせ、ディスプレイ装置に表
示されたデータをモニタ印刷し、あるいは単票等に漢字
を縦書きしようとすると、ドツトとして記憶しているパ
ターンの出力を取如出すとき、横書きを縦書きに変換し
てから印刷素子に供給しなければならない。従来、この
ような変換は一ノ９ターンメモリから出力を取りｍすと
きにドラトノやターンの読み出し順序を切替えるとか一
旦ＲＡＭへ横書時の順で書き込み、カウンタを最終アド
レスからダウンカウントするよｐにして行なわれていた
。しかしながら、前者の場合は４ターンメモリの読み出
し順序を切替えるのにアドレスカウンタからのアドレス
テータをアドレス変換回路に入力しているが、このアド
レス変換回路は一般に融通性に乏しく、たとえば１文字
を構成するドツト数が変わると回路の追加、変更などが
必要となり、種々のサイズの文字を印字する場合には不
適当である。また、後者の場合は一旦シｙへ横書きの順
で書き込まれたデータの最終アドレスを行カウンタまた
は列カウンタにセットした後その行カウンタまたは列カ
ウンタをカウントダウンさせるので、１文字を構成する
ドツト数が変わっても変換することは可能であるが、カ
ウンタは可逆性であることを必要とし、カウンタの制御
が複雑になるなどの問題があった。

本発明はアッゾカウンタまたはダウンカウンタの一方を
用いて記憶装置の行・列アドレスを指定するようにした
ことを特徴とし、簡単な回路構成により横書き・縦書き
の両方を実現したものであシ、以下図面を参照して詳細
に説明する。

第１図は゛本発明に関する変換の様子を示す概念図であ
る。たとえば、ノやターンメモリに２４Ｘ２４ドツトの
形で蓄積されている「沖」という漢字を−Ｈリードライ
トメモリに書き込んだ後読み出して変換を行うものとす
る。なお、このリードライトメモリ（以下ＲＡＭという
）は１文字につき３ぞＸ３２　　ドツトまでのパターン
を収容できるものとする。

さて、第１図に）はキャラクタシードの構成例を示し、
１６ビツトからなるキャラクタコードの上位８ビツトに
は／４ターンメモリに蓄積された文字のドツトサイズを
示すデータが含まれており、下位８ビツトには変換すべ
き文字を指定するアドレスが含まれているとする。いま
２４Ｘ２４ドツトの「沖」という漢字が指定されると、
笹１図（イ）に示した横書きの場合、「沖」という／４
’ターンの左上角α・ドツトをＲＡＭの第８行、第８列
に書き込んだ後、このパターンを左→右、上→下と走査
し２、第８行について第８列から順次第３１列まで書き
込み、ついで第９行について第８列から順次第３１列ま
で書き込み、同様にして第３１行について順次第３１列
。まで書き込みを続ける。この場合、第３１行第３１列
まで書き込まれたな１らば、こんどは第８列、についそ
第８行から順次第３１行まで読み出し、ついで第９列に
ついて第８行から順次第３１行まで読み出し、同様にし
て第３１列について順次第３１行まで読み出しを続ける
。このようにして、横書きの「沖」に対する変、換が完
成する。

第１図（ロ）に示した縦書きの場合、「沖、」という・
母ターンの右上角のドツトをＲＡＭの第８行、第８列−
に書き込むことから始まシ、このノやターンを右→左、
上→下と走査し、第８行について第８列から順次第３１
列まで書き込み、横書きの場合と同様にして第３１行、
第３１列まで書き込む。この場合、第３１行、第３１列
まで書き込まれたならば、こんどは第８行について第８
列から順次第３１列まで読み出し、ついで第９行につい
て第８列から順次第３１列まで読み出し、同様にして第
３１行について順次第３１列まで読み出しを続ける。こ
のようにして、縦書きの「沖」に対する変換が完成する
。なお、第１図０３は異なる文字構成におけるＲＡＭ上
のデータ位置の例であり、斜線部が文字を示す。

さて、本発明においては、キャラクタコードに示された
／やターンのドツトサイズにしたがってパターンの先頭
をＲＡＭの所定番地にセットするとともに横書き・縦書
きの別にしたがって／ｆターンの転送方向を変え・るこ
とによシ、ＲＡＭ上ではドツトサイズが変化しても常に
同じ最終番地で完成する横書き・縦書きに適した変換を
行うことを可能とした。

第２図は本発明の一実施例を示すブロック図、第３図は
この一実施例の動作を説明するフローチャートである。

第２図において１はデータレノ−ブレジス・りであシ、
図示せぬノぐターンメモリからｉ４ターンデータを並列
に入力して直列に出力するとともに、横書き・縦書きの
別により左シフト・右シフトを行うレジス゛り、２は１
ビットＸＩＫ−ＲＡＭであり、このレジスタ１に接続さ
れたリードライトメモリで１文字につき最大３２Ｘ３２
ドツトまで収容可能であり、書き、込みデータ鼎が入力
される。。３．４はそれぞれ列カウンタ、行カウンタで
あり、５，６は各カウンタ３，４を、動作状態にする列
カウ゛ンタイネーブルフリッゾフロッデ、行カウンタイ
ネーブルフリップフロップ（以下列ＦＦ、行ＦＦという
）であり、この列ＦＦ５．行ＦＦ　６がセットされたと
きに、あらかじめセットされたカウンタデータから列Ｆ
Ｆ　５、行ＦＦ　６がリセットされるまで、カウントア
ツプするか、または列カウンタ＋１、行カウンタ＋１信
号により列９行を１アドレスずつカウントアツプし、Ｒ
ＡＭのアドレスを指定する。

７は制御部であり、シフトレジスタ／カウンタを゛含み
、マイクロコンビエータ等で構成され各部を制御する。

８は送信タイミング回路であり、一旦ＲＡＭに書き込ま
れたデータを読み出すときに読出□しデータＲＤを制御
する。９，１０．１１はオア回路、１２はアンド回路で
ある。

さて第１．２．３図を参照しそ動作を説明する。

ＲＡＭは１文字につき最大ｊ！Ｘ３２ドツトで構成され
る文字まで収容可能とし、簡単のため前記２４×２４　
ドツトで構成される／４’ター′７ｒ沖Ｊ１文字を横書
き・縦書きに変換する。横書きの場合、キャラクタコー
ドが示すドツトサイズは２４Ｘ２４ドツトであるから制
御部はこのコードを解読して行カウンタ、列カウンタに
各℃」をロードし、データレシーブレジスタのモードを
切替えてデータロードモードにした後、文字データをロ
ードし、次にデータレシーブレジスタ１のモードを左シ
フトモードにして列ＦＦ　５をセットし、列カウンタ３
と同期して、データセットノｆルス（シフトモード時は
シフトノやルスとなる。）を出すことによシ、ノぐター
ン「沖」の左上角から右上角までを示すデータレシーブ
レジスタ１上のデータを第８行について第８列から順次
第３１列までカウントアツプして１４ターンを左から右
へと走査する形でＲＡＭ　２へ書込む。この時゛、制御
部７は列カウンタ３のキャリー発生の判定をしながら待
つ。第８行第３・１列に達すると、列カウンタ３からこ
の行についての書込みが終ったことを示すキャリーが送
出されて行ＦＦ　６がリセットされる゛と列カウンタ３
のカウントアツノ動作は停止するので、ＲＡＭ　２への
余分な書込みは行なわれない。制御部−７は同時にキャ
リー発生を検出し、ステップを進めて、行カウンタ４か
らのキャリー発生の判定を行なう。キャリー発生がなけ
れば、行カウンタ＋１償号矧よシ、行カウンタ４を１９
」とする。次に、矢印の如く戻り、「８」を列カウンタ
にロードする。データレシーブレジスタ１のモードをロ
ードモードとし、データをセット後、左シフトモードと
し、列ＦＦ　５をセットし、列カウンタ３がプツシされ
ることによシ、第９行について第８列から順次第３１列
まで書込ま。

れる。このようにして、第３１行、第３１列に達するど
、行カウンタ４、列カウンタ３から、１文字が書込まれ
たことを示すキャリーが送出され行・列各ＦＦ６．５は
リセットされる。この時、制御部７は行カウンタ４のキ
ャリーを検出し、ＲＡＭ２に対する書込み動作を終え、
読出し動作に入る。

制御部２は、行カウンタ４、列カウンタ３に「８」をロ
ードし、行Ｆ’Ｆ’　６をセットすることによシ、第８
行、第８列から送信タイミングに同期して、第８列につ
いて第８行から順次第３１行まで読み出し、送、信タイ
ミングに同期して、印字部に送出する。この時制御部２
は、行カウンタ４のキャリー発生を判定しながら待つ。

第８列、第３１行に達すると行カウンタ４からこの列に
ついての読出しが、終ったことを示すキャリーが送出さ
れて、行ＦＦ　６をリセットする。制御部７紘行カウン
タ４のキャリーを検出し、ステップを進めて、列カウン
タ３のキャリー発生の判定を行なう。キャリー発生かが
ければ、列カウンタ＋１信号によシ列カウンタ３を「９
」とする。矢印の如く戻り、同様に行カウンタがアップ
されることにより、第９列について第８行から順次第３
１行まで読み出される。

このようにして第３１列′、第３１行に達する・と、行
カウンタ４、列カウンタ３から１文字分が読み出された
こと、を示すキャリーが送出され行１列各ＦＦ６．５は
リセットされる。この時、制御部７は列カウンタキャリ
ーを検出し、読出しルーチンを終わシ、終了に向う。

縦書きの場合、ＲＡＭ　２への書込みは、ツクターン「
沖」の右上角から書込むので横書き時とはデータレシー
ブレジスタ１のモードを左シフトモードから右シフトモ
ードに切シ替える点が異なるのみで、動作は同様に行な
われる。ＲＡＭ　２からの読出しは、書込み時のレジス
タ操作を除き、行９列各カウンタ４９．ｓＶｒ同じシー
　ケンスでカウントアツプするだけで行なわｉ、横書き
時の読出しシーケンスにおける行カウンタ４と列カウン
タ３を入れ替えた形となっている。

なお前記アップカウンタをダウンカウンタとしても実現
可能であることは勿論のことであシ、その時、ＲＡＭ２
・へのデータは文字の最終データが、第θ行、第０−列
に来る。

以上詳細に説明した通シ、本実施例によれば、ドツトサ
イズの異なる文字に対しても行・列カウンタに一定する
初期値を変更するとともに、カウントアツプまたはカウ
ントダウンの一方向のみの制御を行ってＲＡＭのアート
レスを指定すればよく、また文字データがＲＡＭの最終
アドレスで必らず終るようにしているので、ドツトサイ
ズによりＲＡＭ上の各データの最終アドレスを判定する
回路をその個数分用意する必要もない。

本発明は横書き・縦書きに用いる記憶装置に一旦蓄積す
る場合にアップカウンタまたはダウンカウンタの一方を
用いて行・列各アドレスを指定すればよいので、簡単な
構成、制御によシ、横書き・縦書き両方を容易に実現す
ることができる。

【図面の簡単な説明】第１図は本発明に関するｌ換の様子を示す概念図、第２
図は本発明の一実施例を示すブロック図、第３図はこの
一実施例の動作を説明するフローチャートである。１・・・ナータレシーブレノスタ、２・・・ＲＡＭ、３
・・列カウンタ、４　・行カウンタ、７・・・制御部、
８・・・送信タイミング回路。と　　　　　　　　　　石？１アｙレス１天

Claims

【特許請求の範囲】

行カウンタお上び列カウンタを所定の値に七ッ卜すると
ともに行アドレスおよび列アドレスを制御する制御部に
よシ、横書き・縦書きに応じてドラトノやターンを記憶
装置に書込んだ後読出するようにしたドツトｉ４？ター
ン発生方法において、ドラ）　ａ４ターンを並列に入力
し、左または右シフトを行って直列に出力する手段を備
え、−該手段を制御する仁とによシ横書き・縦書きに応
じて左・右シフトした該ドッ°トノ９ターンを該記憶装
置に書込むようにしたことを特徴とするドツトＩヤター
ン発生方法。