JPS5879761A - 半導体装置 - Google Patents
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- JPS5879761A JPS5879761A JP17750481A JP17750481A JPS5879761A JP S5879761 A JPS5879761 A JP S5879761A JP 17750481 A JP17750481 A JP 17750481A JP 17750481 A JP17750481 A JP 17750481A JP S5879761 A JPS5879761 A JP S5879761A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
現在、集積回路のＬＳＩ化、高速化及び低消費電力化に
対して、素子の微細化が進んでいるが。
対して、素子の微細化が進んでいるが。
その微細化の結果、高度のフォト・リソグラフィ技術が
要求されるようになってきた。−万、それと並行して、
セルフ・アラインを用いた技術が急速に開発され、特に
、バイポーラ形トランジスタ（以下トランジスタと略す
）ｔ−用いた集積回路ではこの傾向が著しい。本発明は
このセルフ・アライン技術を用いたＰ８Ａ（ｐｏｌｙ−
ｓｉｌムｃｏｎ ５ｅｌｆ −ａｌｉｇｎｅｄ）構造の
集積回路に関する。
要求されるようになってきた。−万、それと並行して、
セルフ・アラインを用いた技術が急速に開発され、特に
、バイポーラ形トランジスタ（以下トランジスタと略す
）ｔ−用いた集積回路ではこの傾向が著しい。本発明は
このセルフ・アライン技術を用いたＰ８Ａ（ｐｏｌｙ−
ｓｉｌムｃｏｎ ５ｅｌｆ −ａｌｉｇｎｅｄ）構造の
集積回路に関する。
第１図（ａ）は従来のＰ８Ａ＠造のバイポーラトランジ
スタの断面図である。第１図において、Ｐ型シリコン拳
結晶基板ｌの上にエピタキシャル成長で形成したＮ層２
ｔ−１耐酸化性被膜１例えばシリコン窒化９Ｋをマスク
として選択酸化により酸化膜４を形成し、酸化ｌＩ４お
よびこれに囲まれたトランジスタ素子形成領域のＮ層２
の露出面を共に覆って不純物無添加の多晶質シリコンを
被着する。
スタの断面図である。第１図において、Ｐ型シリコン拳
結晶基板ｌの上にエピタキシャル成長で形成したＮ層２
ｔ−１耐酸化性被膜１例えばシリコン窒化９Ｋをマスク
として選択酸化により酸化膜４を形成し、酸化ｌＩ４お
よびこれに囲まれたトランジスタ素子形成領域のＮ層２
の露出面を共に覆って不純物無添加の多晶質シリコンを
被着する。
続いて、第１図（ｂ）の平面図で示すように、シリコン
窒化＠をマスクとして多晶質シ、リコンを酸化し、酸化
膜６に変えると共にマスクのシリコン窒化１［の下に残
された多晶質シリコンの電極配線パターン５を形成する
。これによシ、選択酸化ｌＩ４で囲まれ九素子形成領域
７内で琳結晶露出狭面の、ペース９、エミッタ１１およ
びコレクタコンタクト領域２ａとなる部分にオーム接触
した多晶質シリコンの電詩配線５（５ａ、５ｂを含んだ
もの）がセルファ２インで形成されることになる。つぎ
に、多晶質シリコンの電極配線を榎っているシリコン窒
化膜のうち、まず、ベース形成部に窓あけを行い、この
窓を通してボロンを拡散し、多晶質シリコンを介してエ
ピタキシャルＮＪＩ２に、多晶質シリコン被着前に予じ
めイオン注入によ多形成しておいたペース９に接続する
補助ペース層１０を形成し、つぎに、エミッタおよびコ
レクタコンタクト部に該当する多晶質シリコンの上のシ
リコン窒化膜に窓あけを行い、この窓を通してリンを拡
散し、この拡散による多晶質シリコン５ａの拡散リンを
さらに基板に拡散させて、エミッタ１１およびコレクタ
コンタクト領域２ａを形成する。
窒化＠をマスクとして多晶質シ、リコンを酸化し、酸化
膜６に変えると共にマスクのシリコン窒化１［の下に残
された多晶質シリコンの電極配線パターン５を形成する
。これによシ、選択酸化ｌＩ４で囲まれ九素子形成領域
７内で琳結晶露出狭面の、ペース９、エミッタ１１およ
びコレクタコンタクト領域２ａとなる部分にオーム接触
した多晶質シリコンの電詩配線５（５ａ、５ｂを含んだ
もの）がセルファ２インで形成されることになる。つぎ
に、多晶質シリコンの電極配線を榎っているシリコン窒
化膜のうち、まず、ベース形成部に窓あけを行い、この
窓を通してボロンを拡散し、多晶質シリコンを介してエ
ピタキシャルＮＪＩ２に、多晶質シリコン被着前に予じ
めイオン注入によ多形成しておいたペース９に接続する
補助ペース層１０を形成し、つぎに、エミッタおよびコ
レクタコンタクト部に該当する多晶質シリコンの上のシ
リコン窒化膜に窓あけを行い、この窓を通してリンを拡
散し、この拡散による多晶質シリコン５ａの拡散リンを
さらに基板に拡散させて、エミッタ１１およびコレクタ
コンタクト領域２ａを形成する。
さらに、これらの不純物拡散後に続いて酸化を行い拡散
窓は酸化膜によシ覆われる。ここ迄の工程で得られた構
造は、多晶質シリーンの選択酸化によって形成されたシ
リコン酸化ｌＩ６と、それによって囲まれた未酸化の多
晶質シリコンのエヤツタ、ベース、及びコレクタとへの
オーム接触部に対する不純物拡散後に、さらに酸化を行
って形成され九シリコン酸化膜を有する領域、そして、
選択酸化によるシリコン酸化膜４によりて囲まれた電極
配線パターン５の多晶質シリコン薄膜と、その上に被着
せられた耐酸化性被＠Ｃｆ／９コン窒化膜）をもつ電極
配線からなっている。ここで電極配線の抵抗を下げるた
めに、金属シリサイドを形成するが、この時、配線上の
窒化膜及び、各オーム接触部上のシリコン酸化膜も全面
除去し、選択酸化されていない多晶質シリコン配線全面
に金属シリサイド１４を形成する。この金属シリサイド
には。
窓は酸化膜によシ覆われる。ここ迄の工程で得られた構
造は、多晶質シリーンの選択酸化によって形成されたシ
リコン酸化ｌＩ６と、それによって囲まれた未酸化の多
晶質シリコンのエヤツタ、ベース、及びコレクタとへの
オーム接触部に対する不純物拡散後に、さらに酸化を行
って形成され九シリコン酸化膜を有する領域、そして、
選択酸化によるシリコン酸化膜４によりて囲まれた電極
配線パターン５の多晶質シリコン薄膜と、その上に被着
せられた耐酸化性被＠Ｃｆ／９コン窒化膜）をもつ電極
配線からなっている。ここで電極配線の抵抗を下げるた
めに、金属シリサイドを形成するが、この時、配線上の
窒化膜及び、各オーム接触部上のシリコン酸化膜も全面
除去し、選択酸化されていない多晶質シリコン配線全面
に金属シリサイド１４を形成する。この金属シリサイド
には。
例えば、白金シリサイドが用いられる。このようにして
得られた集積回路が第１図に示されている。
得られた集積回路が第１図に示されている。
また、電極配線の一部分にシリコン酸化膜あるいはシリ
コン窒化膜を残し、金属シリサイドを形成しないで、そ
の部分を抵抗体として用いることがで色る。
コン窒化膜を残し、金属シリサイドを形成しないで、そ
の部分を抵抗体として用いることがで色る。
ところで、このようなプロセスにおいて、金−シリサイ
ドの形成は非常に微妙なものであシ、そのコントロール
は製品の歩留に大きく影響する。
ドの形成は非常に微妙なものであシ、そのコントロール
は製品の歩留に大きく影響する。
すなわち、この金属シリサイド形成が歩留を低下させる
原因は金属シリサイドは全ての金属で得られるものでは
なく、主に遷移金属類に多く見られるが、その境界はそ
れほどはつきりしたものではない。金属シリサイドの形
成は、通常の共晶温度に比べてかなシ低温で形成される
。例えば、白金シリサイドについて言えば、３００℃程
度の低温でも形成される。このように、非常に低い活性
化エネルギーで形成される為、下地の状態、あるいはシ
リサイド形成条件等によシ金属シリサイドの異常成長、
あるいは金属の異常拡散を生じ、結果的にはそれがトラ
ンジスタの接合部を短絡することになシ１歩留の低下原
因となっている。特に、前記第１図に示したような構造
においては、多晶質シリコン薄膜５ａを金属（例えば、
白金）が通シ抜け、咳薄膜下に形成されているエミッタ
１１とベース９の接合部を短絡させる事故を引龜起す。
原因は金属シリサイドは全ての金属で得られるものでは
なく、主に遷移金属類に多く見られるが、その境界はそ
れほどはつきりしたものではない。金属シリサイドの形
成は、通常の共晶温度に比べてかなシ低温で形成される
。例えば、白金シリサイドについて言えば、３００℃程
度の低温でも形成される。このように、非常に低い活性
化エネルギーで形成される為、下地の状態、あるいはシ
リサイド形成条件等によシ金属シリサイドの異常成長、
あるいは金属の異常拡散を生じ、結果的にはそれがトラ
ンジスタの接合部を短絡することになシ１歩留の低下原
因となっている。特に、前記第１図に示したような構造
においては、多晶質シリコン薄膜５ａを金属（例えば、
白金）が通シ抜け、咳薄膜下に形成されているエミッタ
１１とベース９の接合部を短絡させる事故を引龜起す。
本発明の目的は、このような多晶質シリコンを電極配線
に用いた場合の金属シリサイドによる事故発生を防止し
て１歩留りよく製造できる多晶質シリコン電極配線をも
つ半導体装置を提供するにある。
に用いた場合の金属シリサイドによる事故発生を防止し
て１歩留りよく製造できる多晶質シリコン電極配線をも
つ半導体装置を提供するにある。
つぎに本発明を実施例によシ説明する。
第２図（ａ）ないしくＣ）は本発明の一実施例について
。
。
製造工程順に説明するための断面図、同図（ｄ）は平面
図である。第２図（旬においては、多晶質シリコン膜を
被着後１選択酸化を行い、さらに不純物拡散で補助用ペ
ース及び工さツタを形成し、トランジスタを構成し九後
の状態を示している。同図において、補助用ベースｌＯ
及びエヤツタ１１の形成の為拡散された領域５ａＯ９面
域は、シリコン酸化膜１３が熱酸化によって形成され、
他のシリコン電極配線領域５ｂは選択酸化の為の耐酸化
性被膜（シリコン窒化膜）３によって覆われている。
図である。第２図（旬においては、多晶質シリコン膜を
被着後１選択酸化を行い、さらに不純物拡散で補助用ペ
ース及び工さツタを形成し、トランジスタを構成し九後
の状態を示している。同図において、補助用ベースｌＯ
及びエヤツタ１１の形成の為拡散された領域５ａＯ９面
域は、シリコン酸化膜１３が熱酸化によって形成され、
他のシリコン電極配線領域５ｂは選択酸化の為の耐酸化
性被膜（シリコン窒化膜）３によって覆われている。
この工程迄は第１図で示した従来の工程と同様である０
次に１電極配線５ｂ上のシリコン窒化膜３を例えば熱リ
ン酸によって全面除去し、かつその下敷として形成され
ていた薄いシリコン酸化＠（図には示されていない）も
全面除去する。この時、前述のシリコン酸化＠１３が少
なくとも２００Ａ＠ｉｆは残るようにあらかじめ厚く酸
化しておく必要がある。例えば、実際のシリコン酸化膜
厚としては１００ＯＡ以上必要であろう。このようにし
て得られた状態が第２図（ｂ）である。次に全面にシリ
サイドを形成し得る前述の金属を蒸着あるいはスパッタ
によシ被着し、熱処理を行なうことによｐシリサイドを
形成する。例えば、本実施例においては白金を用い、熱
処理ａ度としては５００℃相度が選ばれる。このような
処置を施こした場合、一般に、シリコン酸化膜上にはシ
リサイドが形成されない。但し、例えばクロムのような
金属においてはシリコン酸化膜上にもシリサイドが形成
される。このように、一般に、シリコン半導体領域（本
実施例においては、多晶質シリコン）に自己整合的にシ
リサイドが形成される為、電極配線５ｂ上にのみシリサ
イド２４が形成され、従って、他の領域の金属は選択的
に除去される。このような工程を経て、金属シリサイド
２４は、第２図（Ｃ）に示すように、琳結晶シリコンと
のオーム接触部５ａ上の電極配線上には形成されない、
このようにして、オーム接触部５ｍと、金属シリサイド
２４とは、例えば、２〜３μｍ１１度の横方向のマージ
ンを持たせることかで龜る。また、補助用ベース１０及
びエミッタ１１のそれぞれは、多晶質シリラン５ａ中の
不純吻拡散紘多晶質ゆえに拡散速度が大きく、横方向に
拡散され、同図１７で示される領域まで広がシ、金属シ
リサイド２４と接触し低抵抗での電極引き出しが可能に
なる。
次に１電極配線５ｂ上のシリコン窒化膜３を例えば熱リ
ン酸によって全面除去し、かつその下敷として形成され
ていた薄いシリコン酸化＠（図には示されていない）も
全面除去する。この時、前述のシリコン酸化＠１３が少
なくとも２００Ａ＠ｉｆは残るようにあらかじめ厚く酸
化しておく必要がある。例えば、実際のシリコン酸化膜
厚としては１００ＯＡ以上必要であろう。このようにし
て得られた状態が第２図（ｂ）である。次に全面にシリ
サイドを形成し得る前述の金属を蒸着あるいはスパッタ
によシ被着し、熱処理を行なうことによｐシリサイドを
形成する。例えば、本実施例においては白金を用い、熱
処理ａ度としては５００℃相度が選ばれる。このような
処置を施こした場合、一般に、シリコン酸化膜上にはシ
リサイドが形成されない。但し、例えばクロムのような
金属においてはシリコン酸化膜上にもシリサイドが形成
される。このように、一般に、シリコン半導体領域（本
実施例においては、多晶質シリコン）に自己整合的にシ
リサイドが形成される為、電極配線５ｂ上にのみシリサ
イド２４が形成され、従って、他の領域の金属は選択的
に除去される。このような工程を経て、金属シリサイド
２４は、第２図（Ｃ）に示すように、琳結晶シリコンと
のオーム接触部５ａ上の電極配線上には形成されない、
このようにして、オーム接触部５ｍと、金属シリサイド
２４とは、例えば、２〜３μｍ１１度の横方向のマージ
ンを持たせることかで龜る。また、補助用ベース１０及
びエミッタ１１のそれぞれは、多晶質シリラン５ａ中の
不純吻拡散紘多晶質ゆえに拡散速度が大きく、横方向に
拡散され、同図１７で示される領域まで広がシ、金属シ
リサイド２４と接触し低抵抗での電極引き出しが可能に
なる。
第２図（ｄ）は、本発明における電極配線パターン図を
示している。ここで２４は金属シリサイド形成領域ｔ５
ｉａ不純物含有の多晶質シリコン部をそれぞれ示してい
る。この図でもわかるように。
示している。ここで２４は金属シリサイド形成領域ｔ５
ｉａ不純物含有の多晶質シリコン部をそれぞれ示してい
る。この図でもわかるように。
各オーム接触部上の領域には１３で示されるシリコン酸
化膜が存在し、金属シリサイドが形成されていないので
、シリサイドにょるエイツタの短絡などは起らない。
化膜が存在し、金属シリサイドが形成されていないので
、シリサイドにょるエイツタの短絡などは起らない。
本発明は、実施例に示したトランジスタのベース、エミ
ッタの代わりにダイオードにおけるカソード、アノード
にそれぞれ対応するか、あるいはその逆の場合であって
もよい。
ッタの代わりにダイオードにおけるカソード、アノード
にそれぞれ対応するか、あるいはその逆の場合であって
もよい。
第１図（ａ）は従来の半導体装置の断面図、同図（ｂ）
は図（ａ）の電極配線を示す平面図、第２図（ａ）ない
しくＣ）は本発明の一実施的について製造工程順に説明
するための断面図、第２図（ｄ）は同図（Ｃ）の電極配
線を示す平面図である。 １・・・・・・Ｐ截シリコン基板、２・・・・・・Ｎｒ
Ｍエピタキシャル層、３・・・・・・シリコン窒化膜、
４・・・・・・絶縁酸化膜、５ト・・・・・電極配線の
オーム接触部の不純物含有多晶質シリコン、５ｂ・・・
・・・電極配線のオーム接触部を除く他の部分の多晶質
シリコン、６・・・・・・多晶質シリコンの酸化による
酸化膜、７・・・・・・素子領域ｂ ９・・・・・・ベ
ース、１０・・・・・・補助用ベース、１１・・・・・
・エミッタ、１３・・・・・・多晶質シリコン上の酸化
膜、１４．２４・・・・・・白金シリサイド。 、・ぐ−′：、＞、
は図（ａ）の電極配線を示す平面図、第２図（ａ）ない
しくＣ）は本発明の一実施的について製造工程順に説明
するための断面図、第２図（ｄ）は同図（Ｃ）の電極配
線を示す平面図である。 １・・・・・・Ｐ截シリコン基板、２・・・・・・Ｎｒ
Ｍエピタキシャル層、３・・・・・・シリコン窒化膜、
４・・・・・・絶縁酸化膜、５ト・・・・・電極配線の
オーム接触部の不純物含有多晶質シリコン、５ｂ・・・
・・・電極配線のオーム接触部を除く他の部分の多晶質
シリコン、６・・・・・・多晶質シリコンの酸化による
酸化膜、７・・・・・・素子領域ｂ ９・・・・・・ベ
ース、１０・・・・・・補助用ベース、１１・・・・・
・エミッタ、１３・・・・・・多晶質シリコン上の酸化
膜、１４．２４・・・・・・白金シリサイド。 、・ぐ−′：、＞、
Claims (1)
- 半導体基板の一主面上に絶縁膜が被着され、この絶縁膜
にあけられた開口に露出している前記半導体基板面にオ
ーム接触され前記絶縁膜上に引き出されている電極配線
を備えた半導体装置において、１ｉｆｆ記電極配線のう
ち前記基板と接触するオーム接触部近傍の部分は不純物
を含む多晶質シリコンから形成され、その他の部分のみ
が上面に金属シリサイドが形成された多晶質シリコンか
ら形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17750481A JPS5879761A (ja) | 1981-11-05 | 1981-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17750481A JPS5879761A (ja) | 1981-11-05 | 1981-11-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5879761A true JPS5879761A (ja) | 1983-05-13 |
Family
ID=16032055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17750481A Pending JPS5879761A (ja) | 1981-11-05 | 1981-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61203676A (ja) * | 1985-03-07 | 1986-09-09 | Toshiba Corp | バイポ−ラ型半導体装置 |
| JPH04111455U (ja) * | 1991-01-19 | 1992-09-28 | 株式会社ピーエフユー | オペレータパネルの取付構造 |
-
1981
- 1981-11-05 JP JP17750481A patent/JPS5879761A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61203676A (ja) * | 1985-03-07 | 1986-09-09 | Toshiba Corp | バイポ−ラ型半導体装置 |
| JPH04111455U (ja) * | 1991-01-19 | 1992-09-28 | 株式会社ピーエフユー | オペレータパネルの取付構造 |
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