JPS587064B2 - シユウセキカイロヨウパツケ−ジ - Google Patents
シユウセキカイロヨウパツケ−ジInfo
- Publication number
- JPS587064B2 JPS587064B2 JP50150961A JP15096175A JPS587064B2 JP S587064 B2 JPS587064 B2 JP S587064B2 JP 50150961 A JP50150961 A JP 50150961A JP 15096175 A JP15096175 A JP 15096175A JP S587064 B2 JPS587064 B2 JP S587064B2
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- JP
- Japan
- Prior art keywords
- porous plate
- semiconductor element
- package
- substrate
- heat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
本発明は集積回路用パッケージに関する。
従来の集積回路用パッケージは、あらかじめ外部端子を
取付けたパッケージ基板に設けた導体層と、半導体素子
の端子とを接続し、半導体素子をキャップによって上記
パッケージ基板に気密に封入する構造となっていた。
取付けたパッケージ基板に設けた導体層と、半導体素子
の端子とを接続し、半導体素子をキャップによって上記
パッケージ基板に気密に封入する構造となっていた。
このような構造の半導体装置では、半導体素子としてフ
ェース・ダウン・チップ（例えば、ビーム・リード方式
など）を使用した場合は、この素子に発生した熱は、素
子の端子から接続導体を経て基板に、また半導体素子と
基板との間の空間を経て基板に伝導されることになり熱
放散が悪い。
ェース・ダウン・チップ（例えば、ビーム・リード方式
など）を使用した場合は、この素子に発生した熱は、素
子の端子から接続導体を経て基板に、また半導体素子と
基板との間の空間を経て基板に伝導されることになり熱
放散が悪い。
また、従来のように多くの半導体素子をパッケージ基板
の片面のみに取付けるものにおいては、実装密度を高く
することは特別な放熱手段を設けない限り不可能である
。
の片面のみに取付けるものにおいては、実装密度を高く
することは特別な放熱手段を設けない限り不可能である
。
半導体素子としてフェース・アップ・チップ（ワイヤ・
ボンデイング方式）を使用し、素子の一面をパッケージ
基板に接着した構造では熱放散はやや良好となるが未だ
不十分であり、特に高密度実装に対しては上記の放熱の
問題は解決されない。
ボンデイング方式）を使用し、素子の一面をパッケージ
基板に接着した構造では熱放散はやや良好となるが未だ
不十分であり、特に高密度実装に対しては上記の放熱の
問題は解決されない。
本発明は、半導体素子の放熱を良好とし実装密度の高い
半導体装置を得ることを目的とするものである。
半導体装置を得ることを目的とするものである。
この目的は、本発明によれば、パッケージ基板の限定さ
れた部分に半導体素子を取付け、該素子を樹脂を以て埋
込み、その上に他孔質板を設け、さらに多孔質板を密封
する手段を設け、該多孔質板と該密封手段との間には空
隙を残存せしめ、該多孔質板を冷却液を以て湿潤させた
集積回路用パッケージによって達することができる。
れた部分に半導体素子を取付け、該素子を樹脂を以て埋
込み、その上に他孔質板を設け、さらに多孔質板を密封
する手段を設け、該多孔質板と該密封手段との間には空
隙を残存せしめ、該多孔質板を冷却液を以て湿潤させた
集積回路用パッケージによって達することができる。
次に図面について本発明の実施例を説明する。
第１図は本発明の一実施例の縦断面図である。
図においてセラミック等のパッケージ基板４−１には接
続用の導体層３が設けられ、フェース・ダウン・チップ
として構成された半導体１はそのリード線２を前記導体
層３に結線することにより基板４−１に取付けられる。
続用の導体層３が設けられ、フェース・ダウン・チップ
として構成された半導体１はそのリード線２を前記導体
層３に結線することにより基板４−１に取付けられる。
ここに１０は基板４−１の他の側面に設けられた導体層
であって、半導体素子１の結線される導体層３はスルー
ホール９および導体層１０を介して接続端子５に接続さ
れる。
であって、半導体素子１の結線される導体層３はスルー
ホール９および導体層１０を介して接続端子５に接続さ
れる。
次に、熱硬化性の熱伝等良好な絶縁性樹脂６を、半導体
素子１の高さに達する程度に塗布する。
素子１の高さに達する程度に塗布する。
これによって半導体素子１の上面に存在する部分が平担
となって後述の多孔質板７の取付けが容易となり、また
導体層３や接続線２が保護され、多孔質板７との間の絶
縁が確保される。
となって後述の多孔質板７の取付けが容易となり、また
導体層３や接続線２が保護され、多孔質板７との間の絶
縁が確保される。
なお、熱伝等をよくして熱放散を効率的にするためには
樹脂６は取付けた半導体素子１の上にはのらないことが
好ましい。
樹脂６は取付けた半導体素子１の上にはのらないことが
好ましい。
しかし多孔質体として金属性のものを使用する場合にお
いて、半導体素子１等の間を分離、絶縁しなければなら
ない場合には、絶縁のためさらに樹脂を塗布しておく必
要がある。
いて、半導体素子１等の間を分離、絶縁しなければなら
ない場合には、絶縁のためさらに樹脂を塗布しておく必
要がある。
この場合は絶縁性をそこなわない限り樹脂の塗膜は薄い
方がよい。
方がよい。
樹脂を塗布後、熱を加えて樹脂を硬化させる。
その後、樹脂６の表面および半導体素子１の裏面によっ
て作られる平面上に、焼結合金あるいはガラス繊維など
から構成された板、あるいは金属網を重ねたもの等から
なる多孔質板７を取付ける。
て作られる平面上に、焼結合金あるいはガラス繊維など
から構成された板、あるいは金属網を重ねたもの等から
なる多孔質板７を取付ける。
熱伝等の良好な面から焼結合金が好ましい。
多孔質板７を未硬化の樹脂６に密着させた状態で樹脂６
を加熱硬化させれば、多孔質板７は樹脂６に良好に接着
する。
を加熱硬化させれば、多孔質板７は樹脂６に良好に接着
する。
上記のように構成された基板４−１に対して多孔質板７
を密封する手段を設ける。
を密封する手段を設ける。
これは単に板材を使用してこれを基板４−１の周辺部と
接着するような手段も可能であるが、図面に示すように
基板４−１と同様に半導体素子 多孔質板等を取付けて
構成した基板４−２を基板４−１に対向させ対向部に接
着剤８を施して気密に接着する手段をとることもできる
。
接着するような手段も可能であるが、図面に示すように
基板４−１と同様に半導体素子 多孔質板等を取付けて
構成した基板４−２を基板４−１に対向させ対向部に接
着剤８を施して気密に接着する手段をとることもできる
。
この際多孔質板７の前には空隙あるいは空室１２を構成
させるものである。
させるものである。
このように構成されたパッケージは、パッケージ完成後
プリント板等に実装されて実際に稼動する場合は例えは
その一端１３が上方にあるようにする。
プリント板等に実装されて実際に稼動する場合は例えは
その一端１３が上方にあるようにする。
そして一端１３を上方にすることを前提として、半導体
素子１は一端１３と逆の下方の限定された部分に取付け
一端１３に近い上方の部分には発熱を伴う半導体素子は
取付けないでおくものとする。
素子１は一端１３と逆の下方の限定された部分に取付け
一端１３に近い上方の部分には発熱を伴う半導体素子は
取付けないでおくものとする。
上記パッケージにおいて多孔質板７を含む空隙１２に冷
却液を注入し多孔質板７を十分湿潤させておくものとす
る。
却液を注入し多孔質板７を十分湿潤させておくものとす
る。
この冷却液は、蒸発潜熱が大きく、表面張力が大きく、
半導体素子に対して不活性であって、５０゜Ｃ〜１００
゜Ｃ程度で気化するような液体が望ましく、例えばフル
オロカーボンのうちから適当なものを選択して使用する
ことができる。
半導体素子に対して不活性であって、５０゜Ｃ〜１００
゜Ｃ程度で気化するような液体が望ましく、例えばフル
オロカーボンのうちから適当なものを選択して使用する
ことができる。
いま、第１図に示すパッケージが一端１３を上にして取
付けられており、通電されていないものとする。
付けられており、通電されていないものとする。
冷却液は多孔質板７全体を湿潤させている。
このような状態で各半導体素子１に通電し、動作状態に
はいったものとする。
はいったものとする。
各半導体素子は本来の動作を開始するが、これに伴って
発熱し温度が上昇する。
発熱し温度が上昇する。
しかしこの熱は多孔質板７に到り、この部分の冷却液を
蒸発させ、蒸発潜熱として半導体素子から発生した熱を
奪い半導体素子の温度上昇を阻止する。
蒸発させ、蒸発潜熱として半導体素子から発生した熱を
奪い半導体素子の温度上昇を阻止する。
冷却液が蒸発すると、この蒸発部分の蒸気が上るので、
この蒸気は蒸気圧の低い空隙１２内を移動する。
この蒸気は蒸気圧の低い空隙１２内を移動する。
なお、このパッケージは強制空冷等により外部から冷却
されており、また上部には半導体素子が取付けられてお
らず、発熱体がないので、上昇した冷却液の蒸気は空隙
１２の上部において冷されて再び液化し潜熱を放出する
。
されており、また上部には半導体素子が取付けられてお
らず、発熱体がないので、上昇した冷却液の蒸気は空隙
１２の上部において冷されて再び液化し潜熱を放出する
。
凝縮した液は毛細管現象により多孔質板７を通って、液
が蒸発してなくなった部分に戻ってくる。
が蒸発してなくなった部分に戻ってくる。
上記を繰返えし、半導体素子１が熱を生じても能率よく
冷却される。
冷却される。
なお上記の実施例においては発熱する半導体素子と熱を
放散する多孔質板とは極めて近接配置されていて冷却能
率はよい。
放散する多孔質板とは極めて近接配置されていて冷却能
率はよい。
第２図は本発明の異る実施例の縦断面図である。
本実施例においては半導体素子１としてフェース・アッ
プ・チップ（ワイヤボンデイング方式）を使用する。
プ・チップ（ワイヤボンデイング方式）を使用する。
図において、フェース・アップ・チップの半導体素子１
はその裏面（回路面でない方）をパッケージ基板４−１
に接着し、その接続線２を基板４−１に設けた導体層３
に接続する。
はその裏面（回路面でない方）をパッケージ基板４−１
に接着し、その接続線２を基板４−１に設けた導体層３
に接続する。
上記以外の構成および作用は第１図の実施例と同様であ
る。
る。
本発明は上記のように構成されているので、半導体素子
から発生する熱の放散が能率よく行なわれ、従ってパッ
ケージの単位面積当りに取付け得る半導体素子の数を増
やすことができ、実装密度を高くすることができる等の
効果がある。
から発生する熱の放散が能率よく行なわれ、従ってパッ
ケージの単位面積当りに取付け得る半導体素子の数を増
やすことができ、実装密度を高くすることができる等の
効果がある。
第１図は本発明の一実施例の縦断面図、第２図は本発明
の異る実施例の縦断面図である。 図において、１は半導体素子、４−１ ． ４−２はパ
ッケージ基板、６は樹脂、７は多孔質板、１２は空隙で
ある。
の異る実施例の縦断面図である。 図において、１は半導体素子、４−１ ． ４−２はパ
ッケージ基板、６は樹脂、７は多孔質板、１２は空隙で
ある。
Claims (1)
- １ パッケージ基板の限定された部分に半導体素子を取
付け、該素子を樹脂を以て埋込み、その上に多孔質板を
密封する手段を設け、該多孔質板と該密封手段との間に
は空隙を残存せしめ、該多孔質板を冷却液を以て湿潤さ
せたことを特徴とする集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50150961A JPS587064B2 (ja) | 1975-12-18 | 1975-12-18 | シユウセキカイロヨウパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50150961A JPS587064B2 (ja) | 1975-12-18 | 1975-12-18 | シユウセキカイロヨウパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5275180A JPS5275180A (en) | 1977-06-23 |
| JPS587064B2 true JPS587064B2 (ja) | 1983-02-08 |
Family
ID=15508207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50150961A Expired JPS587064B2 (ja) | 1975-12-18 | 1975-12-18 | シユウセキカイロヨウパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587064B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4395728A (en) * | 1979-08-24 | 1983-07-26 | Li Chou H | Temperature controlled apparatus |
| US4989070A (en) * | 1988-11-10 | 1991-01-29 | Coriolis Corporation | Modular heat sink structure |
| US5223741A (en) * | 1989-09-01 | 1993-06-29 | Tactical Fabs, Inc. | Package for an integrated circuit structure |
| US5086026A (en) * | 1990-01-08 | 1992-02-04 | Ford Motor Company | Reduction catalyst with modified rhodium structure |
| DE102007005233B4 (de) * | 2007-01-30 | 2021-09-16 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Leistungsmodul |
-
1975
- 1975-12-18 JP JP50150961A patent/JPS587064B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5275180A (en) | 1977-06-23 |
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