JPS587061B2 - ハンドウタイシユウセキカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は、エビタキシャル層にアイソレーション用の溝
を形成するアイソレーション構造を有する半導体集積回
路に関するものである。

従来、半導体素子間に溝を切って、アイソレーションす
る方法が提案されているが、一般に素子間の耐圧低下、
リーク電流等の影響を防止するために、半導体素子が形
成されているエビタキシャル層のみならず、基板をも深
くエッチングすることが必要であり、このため厚いエビ
タキシャル層をもつウエハに適用することは集積度の点
で困難であった。

アイソレーション用の溝および半導体表面全体への二酸
化ケイ素膜の被覆や多結晶シリコンによる溝部埋込みの
際、長時間、高温下にさらされることにより既存ｎ十埋
込層が周辺へ更に拡散することによって耐圧の低下など
の悪影響を及ぼす恐れがあった。

また第１図に示すようにシリコンの（１００）基板にお
ける■字形シリコン異方性エッチング技術を利用して、
アイソレーション用の溝となる部分のｎ形エピタキシャ
ル層３とＰ形シリコン基板２をエッチングする方法では
（ ｉ ｏｏ ）表面と５４度の角度でもってウエハが
■字形にエッチングされ、アイソレーション領域１の開
口部の幅Ｗと深さＨとの間には、１０対７の比例関係が
あるので開口部の幅Ｗは、エビタキシャル層の厚さによ
って制約される。

従ってエビタキシャル層の厚さが一定である場合、アイ
ソレーション領域の深さを浅くできれば、これに比例し
て開口部の幅を狭くするこさができ半導体集積回路の集
積度を高めることができる。

本発明は上記のアイソレーション溝の深さを必要最小限
として集積度を高め、且つ半導体集積回路における半導
体素子間を電気的に完全に分離する方法を提供するもの
で、本発明では、一導電型半導体基板表面に形成した逆
導電型のエビタキシャル層に前記基板表面に至るアイソ
レーション用の溝を形成し、該溝下に基板の半導体より
変換した絶縁層が形成されていることを特徴とする半導
体集積回路が得られる。

以下第２図一部工程図面を参照して本発明の実施例を説
明する。

ａ）第２図ａに示すように（１００）面のＰ形シリコン
基板１にｎ十埋込み層４を形成した後、Ｎ型シリコン３
をエビクキシャル成長させ、水酸化カリウム水溶液など
の異方性エッチング液を用いてアイソレーション領域１
となるところのロ形シリコンエピタキシャル層３を選択
的にエッチングしてＰ形基板２をわずかに露出させる。

ｂ）次に上記エッチングにより露出した■字形溝底部の
Ｐ形基板部分２ａをフッ化水素酸を含む．水溶液中で数
分間陽極反応によって多孔質化させて第２図ｂに示すよ
うな部分的な多孔質シリコン層５を形成する。

この陽極反応は印加電圧をある一定値を越えない範囲に
とどめておくと、シリコン結晶は、その表面から内部に
向かって，多孔質の物質に変化してゆくが、限界の電圧
を越えればシリコン結晶は、いわゆる電界研摩と呼ばれ
る現象によって鏡面状に研摩されてゆく反応で、Ｎ形シ
リコンの多孔質化は、Ｐ形シリコン結晶に比較して多孔
質化されにくく紫外線の照射なしには、ほとんど多孔質
化されないので露出したＰ形シリコン部分２ａより選択
的に多孔質化され基板中の所定の深さ約３μまでの多孔
質シリコン層５が形成される。

Ｃ）上記ウエハをウエット酸素雰囲気中で熱酸化シする
と第２図ｃに示すように、半導体表面には薄い二酸化ケ
イ素膜６が形成され、前記多孔質シリコン層５は、比較
的短時間に全体が酸化され、多孔質二酸化ケイ素層７と
なる。

これは多孔質シリコン層の酸素の拡散係数が無孔質シリ
コン層に比べて極めて大きいので多孔質シリコン層中で
は酸化速度が非常に速いからである。

ｄ）第２図ｄに示すように、引き続いて、アイソレーシ
ョン用の溝が埋め尽されるまで、多結晶シリコン８を気
相成長し更に余分な多結晶シリ，コンを研摩して、ウエ
ハ表面を平坦に仕上げる。

次に通常の方法でトランジスタを形成する。

Ｐ形の浅いベース領域９を拡散により形成した後リンを
拡散してエミツタ領域１０およびコレククコンタクト部
１１を形成し、電極コンタクト用孔をあけ、アルミニウ
ム蒸着、アルミニウムのエッチングにより電極配線１２
を形成する。

この実施例より明らかなように、本発明によれば、半導
体基板上のエビタキシャル層の厚さと無関係に半導体基
板が露出する程度にエッチングしたアイソレーション用
の溝の下に選択的に絶縁層が形成されているのでアイソ
レーション用溝が浅い場合に起りやすいＰ形基板のＮ反
転もなく、半導体素子間の電気的に完全なアイソレーシ
ョン効果が得られる。

上記アイソレーション用の溝の形成は、実施例の異方性
エッチング技術など化学エッチングによる方法に限らず
、プラズマエッチングなどの方法により、エビタキシャ
ル層を半導体基板が露出する程度にエッチングされれば
よく、実施例の如くアイソレーション用の溝を■字形に
形成する場合でモ溝の深さはエビタキシャル層とほとん
ど同一でよく、必要最小限にとどめるこ吉ができ、開口
部の幅が従来より小さくできるので各半導体素子間の距
離を短くすることができ集積度を高める効果がある。

本発明は上記実施例のバイポーラトランジスタに限らず
又、半導体素子として他の能動素子、さらに受動素子で
あっても本発明と同様の効果を有することは明らかであ
る。

【図面の簡単な説明】

第１図は、従来の■字形エッチングによる半導体素子分
離の一部製造工程における断面図、第２図は本発明によ
る一実施例の一部製造工程における半導体装置の断面図
である。 １・・・・・・アイソレーション領域、２・・・・・・
Ｐ形シリコン基板、３・・・・・・ｎ形シリコンエピタ
キシャル層、４・・・・・・ロ＋埋込層、５・・・・・
・多孔質シリコン層、６・・・・・・二酸化ケイ素膜、
７・・・・・・多孔質二酸化ケイ素層、８・・・・・・
多結晶シリコン、９・・・・・・ベース領域、・１０・
・・・・・エミツタ領域、１１・・・・・・コレクタコ
ンタクト領域、１２・・・・・・アルミニウム電極配線
。

Claims (1)

【特許請求の範囲】
1. １ 一導電型半導体基板表面に形成した逆導電型のエビ
   タキシャル層に、先端が前記一導電型半導体基板表面に
   至るアイソレーション用のＶ字型溝が形成され、前記Ｖ
   字型溝下に前記一導電型半導体基板の半導体より変換し
   た絶縁層が形成されていることを特徴とする半導体集積
   回路。