JPS5865483A - 液晶駆動回路 - Google Patents
液晶駆動回路Info
- Publication number
- JPS5865483A JPS5865483A JP16470781A JP16470781A JPS5865483A JP S5865483 A JPS5865483 A JP S5865483A JP 16470781 A JP16470781 A JP 16470781A JP 16470781 A JP16470781 A JP 16470781A JP S5865483 A JPS5865483 A JP S5865483A
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- JP
- Japan
- Prior art keywords
- liquid crystal
- data
- circuit
- shift registers
- display
- Prior art date
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- Pending
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- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は液晶表示器のダイナミック駆動を行なう場合に
適する液晶駆動回路に関するものでめるＯ 第１図は液晶駆動回路の従来例であり、ここでは１／４
デー−ティで、８セグメント出力の場合を示している。
適する液晶駆動回路に関するものでめるＯ 第１図は液晶駆動回路の従来例であり、ここでは１／４
デー−ティで、８セグメント出力の場合を示している。
この回路は、８ビツトシフトレジスタ１０〜１３を縦続
接続し、途中にイン・童−タ２を介挿して一鎖のルーｆ
ｔ−構成している。
接続し、途中にイン・童−タ２を介挿して一鎖のルーｆ
ｔ−構成している。
並直列変換回路３は、並列データ管直列データに変換す
る。マルチプレクサ（セレクタ）４は、切り換え制御信
号ａＫより、並直列変換回路３からのデータとインバー
タ２からのデ、−夕を切換える。表示ラッチ兼ドライノ
ぐ回路１は、シフトレジスタ１・の並列出力データを直
接液晶駆動するセグメント信号８℃Ｇ・〜ｓｇｃｙに変
換する。
る。マルチプレクサ（セレクタ）４は、切り換え制御信
号ａＫより、並直列変換回路３からのデータとインバー
タ２からのデ、−夕を切換える。表示ラッチ兼ドライノ
ぐ回路１は、シフトレジスタ１・の並列出力データを直
接液晶駆動するセグメント信号８℃Ｇ・〜ｓｇｃｙに変
換する。
液・晶表示器・６は、例えば日の字型配置の液晶セグメ
ントを４桁分並べたものであり、セグメント信号ＳＥＧ
・〜８１！：Ｇｙとコモン出力生成回路７のコモン出力
ＣＯＭ・〜Ｃ０Ｍ５により、デエーティ１／４の４桁表
示を行なう。回路８はクロックφ１゜φＴ管発生する。
ントを４桁分並べたものであり、セグメント信号ＳＥＧ
・〜８１！：Ｇｙとコモン出力生成回路７のコモン出力
ＣＯＭ・〜Ｃ０Ｍ５により、デエーティ１／４の４桁表
示を行なう。回路８はクロックφ１゜φＴ管発生する。
第１図の回路にあっては、通常表示時には第３、図のタ
イミング信号を用い、クロックφＴ（−＊ρでルーｆｔ
−８ビツトだけシフトする毎に、シフトレジスタハから
ラッチ５ヘクロックφ、により湛列出力し、この動作を
４時分割分繰り返す。
イミング信号を用い、クロックφＴ（−＊ρでルーｆｔ
−８ビツトだけシフトする毎に、シフトレジスタハから
ラッチ５ヘクロックφ、により湛列出力し、この動作を
４時分割分繰り返す。
ナオインパータ２は、液晶表示器Ｃでの交ｉ駆動を行な
うために挿入されている。
うために挿入されている。
ところで第１図の回路ｆ：ＣＰＵ （中央処理装置）と
インターフェースする場合には、変換回路３でデータを
並直列変換してから、マルチプレクサ４を経由してシフ
トレジスタ１・〜１ｓにデータを書き込む。従ってＣＰ
Ｕは、上記データ書き込みのための並直列変換をソフト
ウェア的に行なうか、専用のハードウェアを設けなけれ
ばならない。
インターフェースする場合には、変換回路３でデータを
並直列変換してから、マルチプレクサ４を経由してシフ
トレジスタ１・〜１ｓにデータを書き込む。従ってＣＰ
Ｕは、上記データ書き込みのための並直列変換をソフト
ウェア的に行なうか、専用のハードウェアを設けなけれ
ばならない。
このように従来においては、ＣＰＵが並直列変換を行な
わなければならないこと、そして液晶表示器１ｒ４時分
割（或いは３時分割）する場合が多いことを考慮すると
、４ビツトのＣＰＵの場合には４ビツト′を並列に入力
するようにした方が、各種の点で便利になるはずである
。
わなければならないこと、そして液晶表示器１ｒ４時分
割（或いは３時分割）する場合が多いことを考慮すると
、４ビツトのＣＰＵの場合には４ビツト′を並列に入力
するようにした方が、各種の点で便利になるはずである
。
本発明は上記実情に鑑みてなされたもので、表示データ
を保持するループの各シフトレジスタにそれぞれ専有の
！ルチデレクサを設けることに′より、ハードウェア及
びソフトウェア的に各種利点が得られる液晶駆動回路を
提供しようとするものである。
を保持するループの各シフトレジスタにそれぞれ専有の
！ルチデレクサを設けることに′より、ハードウェア及
びソフトウェア的に各種利点が得られる液晶駆動回路を
提供しようとするものである。
以下図面を参照して本発明の一実施例を説明する。第２
図は同実施例を示す構成図であるが、これは第１図のも
のと構成的に対応させた場合の例であるから、対応個所
には同一符号を用いかつ適宜添字を付して説明を省略し
、特徴とする点のみを説明する。本実施例の特徴は、Ｃ
ＰＵからのデータを並列に書き込めるように、個々のビ
ットにマルチプレクサ４・〜４３に−設け、一方通常の
表示時には、シフトレジスタ１・〜１畠が一鎖のループ
となってデータをシフトできるようにしたものである。
図は同実施例を示す構成図であるが、これは第１図のも
のと構成的に対応させた場合の例であるから、対応個所
には同一符号を用いかつ適宜添字を付して説明を省略し
、特徴とする点のみを説明する。本実施例の特徴は、Ｃ
ＰＵからのデータを並列に書き込めるように、個々のビ
ットにマルチプレクサ４・〜４３に−設け、一方通常の
表示時には、シフトレジスタ１・〜１畠が一鎖のループ
となってデータをシフトできるようにしたものである。
ａｌは上記“マルチプレクサ４０〜４３の書き込み動作
とデータの循環保持動作を切換゛える制御信号である。
とデータの循環保持動作を切換゛える制御信号である。
第２図のように、マルチプレクサ４・〜４３でデータの
並列書き込みが行なえるようにすることによ５、ＣＰＵ
とのインターフェースは標準の並列出力ポートが利用で
き、ハードウェアの有利化がはかれる。ｔたデータの書
き込み時間も１第１図の場合の１／４に短縮でき、シフ
トウェアでデータを並直列変換する場合に比べると、Ｃ
ＰＵの処理時間を他の有用な処理に１Ｍｌ向けられる割
合が大幅に増大する鳥のである。
並列書き込みが行なえるようにすることによ５、ＣＰＵ
とのインターフェースは標準の並列出力ポートが利用で
き、ハードウェアの有利化がはかれる。ｔたデータの書
き込み時間も１第１図の場合の１／４に短縮でき、シフ
トウェアでデータを並直列変換する場合に比べると、Ｃ
ＰＵの処理時間を他の有用な処理に１Ｍｌ向けられる割
合が大幅に増大する鳥のである。
第４図は分周器１１．アンド回路１２．基本タイきング
信号φｌ及びφ８より％＠３図のシフト用りロックφ１
１表示う、チ用クロ、りφ。
信号φｌ及びφ８より％＠３図のシフト用りロックφ１
１表示う、チ用クロ、りφ。
を得る回路図である。
第５図は時分割制御回路であ）、信号φ、をクロックと
したＤ型フリップ７０．デ２１・〜ＩＩｍ及びノア回路
２２によるリングカウンタで、４相のタイミング信号ｄ
・〜ｄｓをつくっている。
したＤ型フリップ７０．デ２１・〜ＩＩｍ及びノア回路
２２によるリングカウンタで、４相のタイミング信号ｄ
・〜ｄｓをつくっている。
ま九液晶の電圧印加の正負極性を制御する喪めに、Ｄ！
！ｌｌフリップフロップ２３．エクスクル−シブ・オア
回路２４等で信号ＰＨＡ８Ｅ 、 Ｗがつくられてお夛
、第６図にこれらのタイムチャートが示されている。更
に液晶の走査電極を直接駆動して時分割制御するコモン
出力ＣＯＭ・〜ＣＯＭ。
！ｌｌフリップフロップ２３．エクスクル−シブ・オア
回路２４等で信号ＰＨＡ８Ｅ 、 Ｗがつくられてお夛
、第６図にこれらのタイムチャートが示されている。更
に液晶の走査電極を直接駆動して時分割制御するコモン
出力ＣＯＭ・〜ＣＯＭ。
の波形は、信号ｄ０〜ｄｓ及びＷによ〕、制御されイ発
生される。即ちｄ７＝ｃｌ（イ＝０〜３）のときに、Ｃ
０Ｍ５ （ｓ ＝Ｏ〜３）はＷの極性に等しい方向に最
大バイアスされ、Ｃ０Ｍ４以外のコモン出方は中 ′間
しベルに設定され、低いバイアスとなるようにつくられ
ている。
生される。即ちｄ７＝ｃｌ（イ＝０〜３）のときに、Ｃ
０Ｍ５ （ｓ ＝Ｏ〜３）はＷの極性に等しい方向に最
大バイアスされ、Ｃ０Ｍ４以外のコモン出方は中 ′間
しベルに設定され、低いバイアスとなるようにつくられ
ている。
なお本発明は上記実施例のみに限られるも′のではなく
、本発明の要旨を逸脱しない範囲で種々の応用が可能で
ある。例えば実施例では、ＣＰＵが４ピツト構成で、ｌ
／デー−ティ表示を行なう場合を説明したが、他の場合
にも適用できる。
、本発明の要旨を逸脱しない範囲で種々の応用が可能で
ある。例えば実施例では、ＣＰＵが４ピツト構成で、ｌ
／デー−ティ表示を行なう場合を説明したが、他の場合
にも適用できる。
即ちＣＰＵのビット数は、通常４ビツトより多いし、液
晶の表示方式は１／３デー−ティが多い。
晶の表示方式は１／３デー−ティが多い。
従ってこの場合には、上記ＣＰＵのビットを３ビツトの
み用い（この場合マルチプレクサ及びシフトレジスタは
共に３個使用）残りのビットは使用しないようにすれば
よい。
み用い（この場合マルチプレクサ及びシフトレジスタは
共に３個使用）残りのビットは使用しないようにすれば
よい。
以上説明した如く本発明によれば、表示データを保持す
るループの各シフトレジスタにそれぞれ専有のマルチプ
レクサを設けたので、ＣＰＵとのインターフェースに標
準の並列出力ポートが利用でき、またシフトレジスタへ
のデータ書き込み時間も短縮されるなとの利点を有した
液晶駆動回路が提供できるものである。
るループの各シフトレジスタにそれぞれ専有のマルチプ
レクサを設けたので、ＣＰＵとのインターフェースに標
準の並列出力ポートが利用でき、またシフトレジスタへ
のデータ書き込み時間も短縮されるなとの利点を有した
液晶駆動回路が提供できるものである。
第１図は従来の液晶駆動回路図、第２図は本発明の一実
施例の構成図、第３図は、同構成で用いる信号波形図、
第４図は同信号を得るための回路図、第５図は第２図の
構成に必要表他の２信号を得るための回路図、第６図は
同回路で得られる信号を示す波形図である。 １・〜１ｍ・−・シフトレジスタ、２・・・インバータ
、４・〜４３・・・マルチプレクサ、５・・・表示ラッ
チ兼ドライバ回路、６・・・液晶表示器、１・・・コモ
ン出力発生部、８・・・クロック発生部。
施例の構成図、第３図は、同構成で用いる信号波形図、
第４図は同信号を得るための回路図、第５図は第２図の
構成に必要表他の２信号を得るための回路図、第６図は
同回路で得られる信号を示す波形図である。 １・〜１ｍ・−・シフトレジスタ、２・・・インバータ
、４・〜４３・・・マルチプレクサ、５・・・表示ラッ
チ兼ドライバ回路、６・・・液晶表示器、１・・・コモ
ン出力発生部、８・・・クロック発生部。
Claims (1)
- 【特許請求の範囲】 複数のシフトレジスタと、これらシフトレジスタにそれ
ぞれ設けられるマルチプレクサと、前記各シフトレジス
タのうちのいず２れかからデ。 −タ供給される液晶駆動部とを具備し１、前記各マルチ
プレクサにより、通常の表示時には前記各シフトレジス
タを一鎖のループとし、かつ表示データの変更時には前
記各マルチプレクサを介して各シフトレジスタに独立に
データ管書き込めるようにしたことを特徴とする液晶駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16470781A JPS5865483A (ja) | 1981-10-15 | 1981-10-15 | 液晶駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16470781A JPS5865483A (ja) | 1981-10-15 | 1981-10-15 | 液晶駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5865483A true JPS5865483A (ja) | 1983-04-19 |
Family
ID=15798346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16470781A Pending JPS5865483A (ja) | 1981-10-15 | 1981-10-15 | 液晶駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5865483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8894100B2 (en) | 2012-03-16 | 2014-11-25 | Romac Industries, Inc. | Fitting with draw mechanism |
-
1981
- 1981-10-15 JP JP16470781A patent/JPS5865483A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8894100B2 (en) | 2012-03-16 | 2014-11-25 | Romac Industries, Inc. | Fitting with draw mechanism |
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