JPS5864838A - 同期化装置 - Google Patents
同期化装置Info
- Publication number
- JPS5864838A JPS5864838A JP56162710A JP16271081A JPS5864838A JP S5864838 A JPS5864838 A JP S5864838A JP 56162710 A JP56162710 A JP 56162710A JP 16271081 A JP16271081 A JP 16271081A JP S5864838 A JPS5864838 A JP S5864838A
- Authority
- JP
- Japan
- Prior art keywords
- output
- selector
- terminal
- clock
- clocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同期化装置に関する。
ＰＣＭ回線のシステムには、そのクロックレートとして
１．５４４ ＭＨ，と２．０４８ＭＨｚとがあシ、これ
ら２つを同期化させ、互換性を持たせることが望まし−
１ い。然るに、上記２周波を同時に得るための発蚕源の周
波数は、画周波数の最小公倍数を必畳とするため、実現
は困難である。
１．５４４ ＭＨ，と２．０４８ＭＨｚとがあシ、これ
ら２つを同期化させ、互換性を持たせることが望まし−
１ い。然るに、上記２周波を同時に得るための発蚕源の周
波数は、画周波数の最小公倍数を必畳とするため、実現
は困難である。
同期化を簡便忙行うための従来での有力な方法は、一定
周期内、即ちサンプリング周期内におけルクロックハル
ス数を維持させた信号をシステムのクロックとするヤり
方である。この方法を実現している同期化装置を第１図
に示す。この同期化装置は、発振器ｌ、カウンタ２、セ
レクタ３、デコーダ４、Ｄ−７リツプフロツプ（Ｄ−Ｐ
Ｆ’）５、出力端子６よシ成る。発振器ｌは２．０４８
ＭＨｚのクロックを発振する。カウンタ２は、発振器
１の発振クロックを入力とし、２．０４８ ＭＨｚ、
１．０２４ ＭＨｚ。
周期内、即ちサンプリング周期内におけルクロックハル
ス数を維持させた信号をシステムのクロックとするヤり
方である。この方法を実現している同期化装置を第１図
に示す。この同期化装置は、発振器ｌ、カウンタ２、セ
レクタ３、デコーダ４、Ｄ−７リツプフロツプ（Ｄ−Ｐ
Ｆ’）５、出力端子６よシ成る。発振器ｌは２．０４８
ＭＨｚのクロックを発振する。カウンタ２は、発振器
１の発振クロックを入力とし、２．０４８ ＭＨｚ、
１．０２４ ＭＨｚ。
８ ＫＨ１（Ｄ ハｋ スクｏツクを作成する。セレク
タ３はカウンタ２の２．０４８ ＭＨ２出方をＡ人カ、
１．０２４ＭＨｚ出力をＢ入力とじ、端子ＳＩＣ人力す
る信号の論理によって、該Ａ入カ、Ｂ入男のいずれがを
選択する。Ｄ −ＦＦ’５の出力Ｑは端子Ｓに入力し、
Ｑ出力が＠′０″の時、セレクタ３はＡ人カを選択して
端子６に出力し、Ｑ出力がｌ″お時、セレクタ３３
釘 はＳ入力を選択して端子６に出方する。セレクタ３のセ
レクト制御は、デコーダ４、Ｄ−ＦＦ５とによって行う
。デコーダ４は２．０４８ ＭＨＩ出方、１．０２４Ｍ
Ｈ１出力、８ ＫＨｚ出力とを入力とじ、後述するデユ
ーティ比を設定する機能を持つデコーダである。
タ３はカウンタ２の２．０４８ ＭＨ２出方をＡ人カ、
１．０２４ＭＨｚ出力をＢ入力とじ、端子ＳＩＣ人力す
る信号の論理によって、該Ａ入カ、Ｂ入男のいずれがを
選択する。Ｄ −ＦＦ’５の出力Ｑは端子Ｓに入力し、
Ｑ出力が＠′０″の時、セレクタ３はＡ人カを選択して
端子６に出力し、Ｑ出力がｌ″お時、セレクタ３３
釘 はＳ入力を選択して端子６に出方する。セレクタ３のセ
レクト制御は、デコーダ４、Ｄ−ＦＦ５とによって行う
。デコーダ４は２．０４８ ＭＨＩ出方、１．０２４Ｍ
Ｈ１出力、８ ＫＨｚ出力とを入力とじ、後述するデユ
ーティ比を設定する機能を持つデコーダである。
Ｃのデコード出力ａ Ｄ −Ｆ’Ｆ’５のリセット端子
ＰＣＫ入力し、８１ｃａｚ出力はＤ −ＦＦ’５のクロ
ック端子ＣＰ九入力し、″′１″設定値はＤ −ＦＦ５
のＤ端子に入力している。第２図（ａ＞はタイムチャー
トを示す。
ＰＣＫ入力し、８１ｃａｚ出力はＤ −ＦＦ’５のクロ
ック端子ＣＰ九入力し、″′１″設定値はＤ −ＦＦ５
のＤ端子に入力している。第２図（ａ＞はタイムチャー
トを示す。
さて、１．５４４ ＭＨｚのクロックレートにて動作す
る装置ｆ 、２．０４８ ＭＨｚにて動作する装置に同
期さぜる場合について第１図、第２図を説明する。この
場合、１．５４４ ＭＨｚの１９３個の連続するパルス
中において、６個のパルスｔ １．０２４ ＭＨｚ 、
残りの１３０個のパルスを２．０４８ ＭＨｌ Ｉｃて
出力することで、一定周期（１２５μｍ）中のパルス数
を１９３とすることができる。即ち、１２５μｓの内、
クロック信号の各出力時間ｔ” （１，０２４ＭＨｚ）
： （２，０４８ＭＨｚ）＝６３ ： ６５とすれば
よい。この信号を１．５４４ ＭＨｚ動作の装置のクロ
ック信号とする。
る装置ｆ 、２．０４８ ＭＨｚにて動作する装置に同
期さぜる場合について第１図、第２図を説明する。この
場合、１．５４４ ＭＨｚの１９３個の連続するパルス
中において、６個のパルスｔ １．０２４ ＭＨｚ 、
残りの１３０個のパルスを２．０４８ ＭＨｌ Ｉｃて
出力することで、一定周期（１２５μｍ）中のパルス数
を１９３とすることができる。即ち、１２５μｓの内、
クロック信号の各出力時間ｔ” （１，０２４ＭＨｚ）
： （２，０４８ＭＨｚ）＝６３ ： ６５とすれば
よい。この信号を１．５４４ ＭＨｚ動作の装置のクロ
ック信号とする。
特開昭５８− ６４８３８（芝）
デコーダ４及びＤ −ＦＦ５により、この６３ ： ６
５の時間比をもつ論理信号を発生させ、セレクタ３Ｖｃ
より、出力端子６に、６３：６５の時間比で、１．０２
４ＭＨ１と２．０４８ ＭＨ２のクロック信号を出、力
する。
５の時間比をもつ論理信号を発生させ、セレクタ３Ｖｃ
より、出力端子６に、６３：６５の時間比で、１．０２
４ＭＨ１と２．０４８ ＭＨ２のクロック信号を出、力
する。
第２図（ａ）に示すように、デコーダ４の出力は２．０
４８ＭＨｚのクロック信号の１２６発目発生ずる。この
信号により、Ｄ −ＦＦ５はリセットされる。従って、
Ｄ −、ＦＦ５の出力は（″１″１″レベル）：（Ｉ″
θ″θ″ルベル時間６３ ： ６５となる。この信号は
セレクタ３のＳ入力に入力し、Ａ、Ｂの各入力信号のい
ずれかを出力端子６に伝える。従って同図（ａ） Ｋ示
すように、１．０２４ ＭＨ２と２．０４８ ＭＨｚの
クロック信号が（６３：６５）の時間比で出力端子６に
現われる。
４８ＭＨｚのクロック信号の１２６発目発生ずる。この
信号により、Ｄ −ＦＦ５はリセットされる。従って、
Ｄ −、ＦＦ５の出力は（″１″１″レベル）：（Ｉ″
θ″θ″ルベル時間６３ ： ６５となる。この信号は
セレクタ３のＳ入力に入力し、Ａ、Ｂの各入力信号のい
ずれかを出力端子６に伝える。従って同図（ａ） Ｋ示
すように、１．０２４ ＭＨ２と２．０４８ ＭＨｚの
クロック信号が（６３：６５）の時間比で出力端子６に
現われる。
以上のクロックでは、高い方の周波数（２，０４８ＭＨ
２）のパルス数が１３０という偶数であったが、奇数と
なった場合には不都合が生ずる。第２図伽）に１２９ハ
ルスとなった場合を示す。デコーダ４及びＤ −ＦＦ５
の出力線希望通シ生じるが、セレクタ３の出力は、クロ
ック信号の変化する時点で、Ｉ′１″レベル相互がつな
がってしまい、２．０４８ ＭＨ，によ５頁 るり四ツクパルスが１パルス分不足してしまうことＫな
る。
２）のパルス数が１３０という偶数であったが、奇数と
なった場合には不都合が生ずる。第２図伽）に１２９ハ
ルスとなった場合を示す。デコーダ４及びＤ −ＦＦ５
の出力線希望通シ生じるが、セレクタ３の出力は、クロ
ック信号の変化する時点で、Ｉ′１″レベル相互がつな
がってしまい、２．０４８ ＭＨ，によ５頁 るり四ツクパルスが１パルス分不足してしまうことＫな
る。
本発明の目的は、異なるクロックレートで動作する装置
の簡便な同期化をはかつてなる同期化装置を提供する４
のである。
の簡便な同期化をはかつてなる同期化装置を提供する４
のである。
木兄男の要旨は、混合するクロック信号の意味有時（通
常″Ｉｌ″レベル）の時間を最も高い周波数のそれと、
すべて同じとした信号を用いるよう和した点にある。以
下、本発明を詳述する。
常″Ｉｌ″レベル）の時間を最も高い周波数のそれと、
すべて同じとした信号を用いるよう和した点にある。以
下、本発明を詳述する。
第３図は本発明の同期化装置の実施例図である。
本実施例では、２．０４８ ＭＨｚによるクロック数が
奇数である場合を想定している。図で１は発ＩＭ器、２
はカウンタ、３はセレクタ、４はデコーダ、５ｌ−ｊＤ
−ＦＦ、６は出力端子、７はアンドゲートである。本実
施例の特徴はアンドゲート７を設けた点にある。アンド
ゲート７の出力は、セレクタ３０Ｂ入力を形成する。ア
／トゲ−ドアはカウンタ２の２．０４８ Ｍｇｚ出力と
１．０２４ ＭＨｚ出力とを入力として取込む。この結
果、アンドゲート７１に設けたことにより選択されるべ
★２つのクロック信号Ａ、Ｂ６頁 は第４図に示すように意味有時（′″１”）を示す時間
幅が同じとなる。
奇数である場合を想定している。図で１は発ＩＭ器、２
はカウンタ、３はセレクタ、４はデコーダ、５ｌ−ｊＤ
−ＦＦ、６は出力端子、７はアンドゲートである。本実
施例の特徴はアンドゲート７を設けた点にある。アンド
ゲート７の出力は、セレクタ３０Ｂ入力を形成する。ア
／トゲ−ドアはカウンタ２の２．０４８ Ｍｇｚ出力と
１．０２４ ＭＨｚ出力とを入力として取込む。この結
果、アンドゲート７１に設けたことにより選択されるべ
★２つのクロック信号Ａ、Ｂ６頁 は第４図に示すように意味有時（′″１”）を示す時間
幅が同じとなる。
一方、デコーダ４及びＤ−ＰＦ５は第１図の従来構成と
同じであシ、第４図に示す如き出方波形を得る。Ｄ −
ＦＦ５の出力が”１″レベルの時は、セレクタ：ｌ；ｔ
ＢＳ入力選択する。Ｓ入力はアンドゲート７の出力でア
シ、このアンドゲート７の出力がセレクタ３の出力とし
て端子６にその１１出力する。−７７、Ｄ−ＦＦ５の出
力が″ＩＯＷ″レベルの時はセレクタ３ＦｉＡ入力を選
択し、２．０４８ Ｍａｚ出力をその−１ま出力として
端子６に出力する。第４゛図から明らかなように、クロ
ック信号の切換え時に″１″ルベルがつながってしまう
ことは除去できた。
同じであシ、第４図に示す如き出方波形を得る。Ｄ −
ＦＦ５の出力が”１″レベルの時は、セレクタ：ｌ；ｔ
ＢＳ入力選択する。Ｓ入力はアンドゲート７の出力でア
シ、このアンドゲート７の出力がセレクタ３の出力とし
て端子６にその１１出力する。−７７、Ｄ−ＦＦ５の出
力が″ＩＯＷ″レベルの時はセレクタ３ＦｉＡ入力を選
択し、２．０４８ Ｍａｚ出力をその−１ま出力として
端子６に出力する。第４゛図から明らかなように、クロ
ック信号の切換え時に″１″ルベルがつながってしまう
ことは除去できた。
以上の実施例のアンドゲート７の代９に、″ｌ″ルベル
時間を同一時間幅とした単安定マツチバイブレータを設
けても同一効果を達成できる。
時間を同一時間幅とした単安定マツチバイブレータを設
けても同一効果を達成できる。
本発明によれば、クロックレートの異る装置間の同期が
簡単な回路付加によシ可能ＩＣ彦った。
簡単な回路付加によシ可能ＩＣ彦った。
８１図は従来例図、第２図（ａ） 、 （ｂ）はそのタ
イム頁 チャート、第３図は本発明の実施例図、第４図はそのタ
イムチャートである。 １・・・発振器、２・・・カウンタ、３・・・セレクタ
、４・・・デコーダ、６・・・Ｄ−ＦＦ、７・・・アン
ドゲート。 代理人 弁理士 秋 本 正 実 特開昭Ｅｉ８−６４８３８ （３） 第１因 （ａ） ３出力 「１」−１−−−−−ｍ ３１ｆｉ７１ Ｍ−一一−−−ｎ
イム頁 チャート、第３図は本発明の実施例図、第４図はそのタ
イムチャートである。 １・・・発振器、２・・・カウンタ、３・・・セレクタ
、４・・・デコーダ、６・・・Ｄ−ＦＦ、７・・・アン
ドゲート。 代理人 弁理士 秋 本 正 実 特開昭Ｅｉ８−６４８３８ （３） 第１因 （ａ） ３出力 「１」−１−−−−−ｍ ３１ｆｉ７１ Ｍ−一一−−−ｎ
Claims (1)
- 一方が他方から分局あるいは逓倍された関係になってい
る第１．第２′のクロックとを入力とするセレクタと、
特定の周波数帯での特定の設定されたデユーティ比に従
って上記セレクタを制御して骸デユーティ比に従って上
記第１のクロックと第２のクロックを選択的に出力さぞ
、上記セレクタからの出力を実質的ＩＣＮ３のクロック
として形成せしめるセレクタ制御手段とを備えると共に
、上記第１．第２のクロックの中で周波数の低いクロッ
クを上記セレクタに入力させる代りに、上記第１、第２
のクロックとのアンド論理をとるアンドゲートを介して
入力させてなる同期化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162710A JPS5864838A (ja) | 1981-10-14 | 1981-10-14 | 同期化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162710A JPS5864838A (ja) | 1981-10-14 | 1981-10-14 | 同期化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864838A true JPS5864838A (ja) | 1983-04-18 |
Family
ID=15759817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162710A Pending JPS5864838A (ja) | 1981-10-14 | 1981-10-14 | 同期化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864838A (ja) |
-
1981
- 1981-10-14 JP JP56162710A patent/JPS5864838A/ja active Pending
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