JPH022733A - ディジタル−アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル位相信号を時間信号に変換し出力す
るディジタル−アナログ変換装置に関するものであり、
具体的には一定の処理クロックで動作するディジタル信
号処理システムにおいて取り扱われる処理情報が位相信
号でありさらにその処理クロックとの相対的時間関係を
表す信号である場合に、この位相情報の出力に際して処
理クロックの位相を考慮してこの処理クロック周期を正
確に等分割し、前記時間的位相情報に従った正確なタイ
ミング信号を出力するものである。言い替えれば、時間
軸方向にディジタル−アナログ変換を行うタイミング信
号発生装置であるディジタル−アナログ変換装置に関す
るものである。

従来の技術 近年、ディジタル信号処理を用いた機能回路或はシステ
ム開発はその安定性、量産性の良さ等により種々の装置
で開発が盛んである。一般によく用いられているディジ
タル信号処理は入力としてのアナログ情報を一旦、特定
のクロックでサンプリングし量子化することにより行わ
れ、その出力としてディジタル−アナログ変換器により
再びアナログ信号に戻される。この場合に取り扱われて
いるようなディジタル信号処理は入力の電圧情報を処理
するものであり、その出力信号もまた電圧情報の場合で
あった。近年、このディジタル信号処理においてもディ
ジタル位相間ｊｌＪ１回路に代表されるように、データ
伝送等における周波数復調、或はＰＣＭ信号の同期タイ
ミング検出等のように時間的位相情報を処理する機会が
増加している。

以下このような例として帯域制減されたＰＣＭ信号の２
（ｉｆ！化、クロック再生、データの打ち抜きを行うデ
ータ識別回路を挙げ、その動作を図面の説明と共に説明
する。

第７図は従来のデータ識別装置の識別データの出力を説
明するための構成図であり、第８図及び第９図はその信
号説明図である。

第７図においてｌはアナログ−ディジタル変換器、２は
水晶発振器、３は信号処理部である。第８図（ａｌ〜（
「）において入力信号は帯域制限されたＰＣＭ信号であ
り、ここではそのビット間隔Ｔｗ［秒］が最小反転間隔
Ｔｍ１ｎ［秒］に等しいＰＣＭ信号である。データ識別
装置はアナログ信号処理の場合第８図（ｂ）に示すよう
に識別点である零交差点で比較し２値化を行い識別デー
タを得、これをもとにして位相同期回路によって第８図
（Ｃ）に示す再生クロック信号を得る。第７図の構成に
おいてはまず、アナログ−ディジタル交換器１は第８図
（ａ）のように入力信号を周期Ｔｗ／２［秒］でサンプ
リングし量子化して出力する。このサンプリング値の連
続する２点の値から識別点である零交差点の発生時刻と
サンプリングクロックとの相対的時間関係を求め、信号
処理部２は連続する２点に零交差点が発生する都度この
相対的位相を求めディジタル位相同期回路によって、こ
の得られた値を全ての処理クロックにわたって補間する
形で第８図（ｄ）のように再生位相信号を計算し、打ち
抜きクロックの発生情報である打ち抜きクロックを第８
図（ｅ）のように出力する。信号処理部２はまた、得ら
れた打ち抜きの時刻における入力信号の符号を求めて第
８図（ｆ）のように識別データとして出力する。この場
合、処理クロックの周期Ｔｗ／２［秒］は前記入力信号
クロックの周期Ｔｗ／２［秒］の２分の１であるので、
前記打ち抜きクロックは概ね２処理クロツクに１回出力
され、これに同期して識別データが出力される。

発明が解決しようとする課題 前述の一連の動作によればディジタル信号処理によって
データの識別を行うことが出来るが、この出力に際して
はその出力の転送レートがアナログ処理によるものと比
較して高くならざるを得ないという問題点を有していた
。即ち、打ち抜きクロック通常２クロツクに１回出力さ
れるが、第９図（ｂ）に示す処理クロックに対して、第
９図（ａ）に示すように打ち抜きクロックが連続する場
合と、連続して出力されない場合とがあり、データ識別
以降の処理クロックが第９図（Ｃ）のようになっていた
。

４）に連続して出力された場合の転送レートとして瞬時
的にではあるがその周期がＴＷ／２　［秒１となり、ア
ナログ信号処理のジッターは含まれるが周期Ｔｗ／［秒
］である場合に比べて２倍の転送レートまで保証する必
要があった。

本発明は上記問題点に鑑み処理クロックの１周期を再生
位相の分解能に合わせて均等に分割し再生位相信号で指
示される時刻に応じて打ち抜きクロック及び識別データ
を出力することが出来るディジタル−アナログ変換装置
を提供するものである。

課題を解決するための手段 この目的を達成するために本発明のディジクルアナログ
変換装置は、遅延量可変である遅延線と、位相比較器と
、低域濾波器と、セレクターから構成されている。

作用 本発明は上記構成によって遅延線の遅延量を入力される
７ＪｔＱ信号周期に等しくなるように制御することによ
り、処理クロック周期を正確に等分割し、位相信号入力
に応した遅延を持つ信号を選択出力する高安定で精度の
良いディジタル−アナログ変換装置を堤供するものであ
る。

実施例 以下本発明の一実施例のディジクルーアナログ変換装置
について、図面を参照しながら説明する。

第１図は本発明の一実ｈｉｎｉ例における遅延装置の壜
本構成を示すものであり、第２Ｍ及び第３図は第１図の
要部詳細図であり、第４図（ａ）〜（ｊ）第５図（ａ）
〜（１１）及び第６図（ａ）〜（Ｃ）は各部の信号説明
図である。

第１図において４は遅延線であり、５はセレクター、６
は位相比較器、７は低域ｉｌｌ波器である。第２図にお
いて８はバッファであり、９はバッファ４を含む相補型
酸化金属半導体（ＣｏｍｐｌｉｍｅｎｔａｒｙＭｅｔａ
ｌ　０ｘｉｃｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ、Ｃ
−ＭＯＳ）であり、ｌＯはバッファ、１１は演算増幅器
である。第３図において１２はＤ型フリンブフロンブで
あり、１３は電圧制御発振器である。

以上のように構成されたディジタル−アナログ変換装置
について、以下その動作について説明する。

まず、第１図において遅延線４は処理クロックと同一周
期でかつ同期した基準パルス信号を入力としてタップ間
遅延間隔Ｔ１秒で遅延して出力するＮ＋１タツプの遅延
量可変遅延線であり、Ｎ−Ｔ、がＴｗにほぼ等しくなっ
ている。第４図（ａ）〜（ｊ）に示すように位相比較器
６はタップ０とタップＮの出力の位相差を出力し、低域
濾波器７は位相比較器６の出力を低域濾波して出力する
。したがって遅延線４のタップＯとタップＮの間の遅延
時間は前記基準パルス周期に−敗し、Ｎ−Ｔ。

＝Ｔｗとなる。セレクター５は分解能がＮである位相信
号及び遅延線４の各タップ出力を入力としてこの位相信
号が入力された場合にその値に応じてタップ出力を選択
しクロック出力信号として出力する。

第２図及び第３図は上記の遅延線４の詳細図であり、第
２図においてまず、バッファ８で構成される遅延部の出
力はバッファ１０によって取り出される。バッファ８は
相補型酸化金属半導体９であり、その遅延時間は電源電
圧に大きく依存する。

演算増幅器１１は遅延時間制御入力の信号によって前記
相補型酸化金属半導体９の電源電圧を制御する。第３図
において１２はＤ型フリップフロップであり、１３は遅
延時間制御入力信号を入力とし自走周波数処理クロック
のＮ倍である電圧制御発振器であり、前記り型フリップ
フロップにより構成される遅延部の遅延時間を制１ｆｆ
ｌｌする。以上のように第２図或は第３図の構成で遅延
量可変遅延線が構成できる。

また、以上の動作においては処理クロックの１周期に対
して変換される位相信号が１個の場合であるが、請求項
（２）記載のアナログ−ディジタル変換装置においては
変換される位相信号が複数の場合であり、第５図（ａ）
〜（５）に示すようにセレクターの動作として２個のタ
ップ出力を選択しその論理和をとって出力する。この場
合にはアナログ−ディジタル変換できる位相信号は処理
クロック１周期に対して複数個としたものである０例え
ばＰＣＭ変調方式である２／７変調域は４−１５変換等
では最小反転間隔Ｔｍ１ｎ［秒］がそのピット間隔Ｔｗ
［秒］に対してＴｍ　ｉ　ｎ＝３−Ｔｗであるため、別
においてはサンプリング間隔及び処理クロック周期をＴ
ｗ［秒１とすることが可能であり、この場合には−Ｌ述
の例から容易にわかるように１処理クロック周期に２個
の再生クロック信号を変換する必要があり、このような
変１１１方式に対する場合に有効である。

発明の効果 本発明は、遅延量可変遅延線の異なる２つのタノ１間の
遅延時間をそのタップ出力の位相比較を行い、低域濾波
して遅延量の制御信号とすることにより、比較的簡単な
構成で遅延量を処理クロック周期である入力信号局！Ｉ
ＪＩに一致させて比較的簡単な構成で高安定に処理クロ
ック周期を等分割した遅延時間を得、これをもとにして
位相信号を精度良く正しい時刻に対応させて出力するデ
イジタルーアナログ変換装置が実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における遅延装置の構成図、
第２図及び第３図はその要部詳細図、第４図、第５図及
び第６図は信号説明図、第７図は従来の遅延装置の構成
図、第８図及び第９図は各部信号の説明図である。 ｌ・・・・・・アナログ−ディジタル変換器、２・・・
・・・水晶発振器、３・・・・・・信号処理部、４・・
・・・・遅延線、５・・・・・・セレクター、６・・・
・・・位相比較器、７・・・・・・低域濾波器、８，１
０・・・・・・ハソファ、９・・・・・・相補型酸化金
属半導体、１１・・・・・・演算増幅器、°１２・・・
・・・Ｄ型フリップフロップ、１３・・・・・・電圧制
御発振器。 代理人の氏名　弁理士　中尾敏男　はか１名図 図 第 図 粥 図 第 図 の 図 う 図

Claims (2)

【特許請求の範囲】
1. （１）第１の入力信号である特定周期のディジタル信号
   を入力として各タップ間の遅延時間が制御電圧によって
   可変である複数個のタップを持つ遅延線と、前記遅延線
   の特定の２個のタップ出力を入力としてその位相差を出
   力する位相比較器と、前記位相比較器出力を低域濾波し
   て前記制御電圧として出力する低域濾波器と、第２の入
   力信号として前記特定周期のディジタル信号に同期して
   入力される時間的位相情報信号に対応して前記複数個の
   タップ出力の一つを選択し出力するセレクターとを備え
   たことを特徴とするディジタル−アナログ変換装置。
2. （２）時間的位相情報はＭ個の位相値をあらわす情報信
   号であり、遅延線に入力されるディジタル信号の周期は
   前記時間的位相情報が得られる周期の整数分の１であり
   、セレクターは前記Ｍ個の位相情報信号に従って遅延線
   よりＭ個のタップ出力を選択しこの論理和をとって出力
   することを特徴とする請求項（１）記載のディジタル−
   アナログ変換装置。