JPS5863855A - クロツクレ−ト検出装置 - Google Patents
クロツクレ−ト検出装置Info
- Publication number
- JPS5863855A JPS5863855A JP56162832A JP16283281A JPS5863855A JP S5863855 A JPS5863855 A JP S5863855A JP 56162832 A JP56162832 A JP 56162832A JP 16283281 A JP16283281 A JP 16283281A JP S5863855 A JPS5863855 A JP S5863855A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse width
- counter
- clock rate
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/22—Controlling the speed digitally using a reference oscillator, a speed proportional pulse rate feedback and a digital comparator
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rotational Drive Of Disk (AREA)
- Control Of Velocity Or Acceleration (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデイジタルイに号のクロックレートを検出する
装置とこれを利用したディスク再生装置等の駆動用モー
タの回転速度を制御するクロックレート検出装置に関す
るものである。
装置とこれを利用したディスク再生装置等の駆動用モー
タの回転速度を制御するクロックレート検出装置に関す
るものである。
ディジタル信号を記録再生する装置において再生時一定
のクロックレートでディジタル信号が再生する場合が多
い。このひとつの別としてディジタル信号を記録したプ
レーヤ再生装置がある。ピックアップより信号を再生す
るプレーヤにおいて、その回転数を制御する方法は大別
すると二通りある。一つはディスクの回転数を一定に保
つＣ’ＡＶ（等角速度）方式であり、もう一方はディス
クとピックアップの相対速度を一定に保つＣＬＶ （等
線速度）方式である。ＣＡＶ方式の場合単位長あたりに
含まれる情報は、内周にくらべ外周は疎になるのに対し
、ＣＬＶ方式ではディスクのどの点でも単−長あたりに
含まれる情報は一定であり、ディスク全面に均一に情報
が記録されている。このためＣＬＶ方式の方が高密度記
録に適していると考えられる。しかしＣＬＶ方式では、
その回転数制御において、ピックアップが内周に進むに
つれてディスクの回転数をあげ、ディスクとピックアッ
プの相対速度すなわち信号のクロックレートを一定に保
つようにしなければならない。
のクロックレートでディジタル信号が再生する場合が多
い。このひとつの別としてディジタル信号を記録したプ
レーヤ再生装置がある。ピックアップより信号を再生す
るプレーヤにおいて、その回転数を制御する方法は大別
すると二通りある。一つはディスクの回転数を一定に保
つＣ’ＡＶ（等角速度）方式であり、もう一方はディス
クとピックアップの相対速度を一定に保つＣＬＶ （等
線速度）方式である。ＣＡＶ方式の場合単位長あたりに
含まれる情報は、内周にくらべ外周は疎になるのに対し
、ＣＬＶ方式ではディスクのどの点でも単−長あたりに
含まれる情報は一定であり、ディスク全面に均一に情報
が記録されている。このためＣＬＶ方式の方が高密度記
録に適していると考えられる。しかしＣＬＶ方式では、
その回転数制御において、ピックアップが内周に進むに
つれてディスクの回転数をあげ、ディスクとピックアッ
プの相対速度すなわち信号のクロックレートを一定に保
つようにしなければならない。
このようなＣＬＶ方式の制御回路として第１図がある。
第１図において、１けモーター、２はドライブ回路、３
は電源、４は可変抵抗器、５はピックアップ、７は起動
電源である。
は電源、４は可変抵抗器、５はピックアップ、７は起動
電源である。
以下第１図をもちいてこの制御回路の動作を述べる。モ
ーター１は起動電圧７がドライブ回路２に加えられるこ
とにより、起動電圧７によって決まる回転数まで回転を
始める。ここでピックアップ５がディスク」―をｌ・レ
ースして内周に進むにしたがって、ピックアップ５に連
動した可変抵抗器４の分圧比が変化していく。可変抵抗
器４で分圧された電圧は加算器により起動電圧７と加算
後、ドライブ回路２の入力となる。
ーター１は起動電圧７がドライブ回路２に加えられるこ
とにより、起動電圧７によって決まる回転数まで回転を
始める。ここでピックアップ５がディスク」―をｌ・レ
ースして内周に進むにしたがって、ピックアップ５に連
動した可変抵抗器４の分圧比が変化していく。可変抵抗
器４で分圧された電圧は加算器により起動電圧７と加算
後、ドライブ回路２の入力となる。
これによりピックアップ５が内周に進むにつれてドライ
ブ回路２に加わる電圧が増加し、モーターの回転数をあ
げ、ディスクとピックアップ５の相対速度すなわち信号
のクロックレートが一定になるよう動作している。
ブ回路２に加わる電圧が増加し、モーターの回転数をあ
げ、ディスクとピックアップ５の相対速度すなわち信号
のクロックレートが一定になるよう動作している。
しかし前記した従来技術においては、ピックアップ５の
位置を可変抵抗器で検出しているた５ ・ め、精度が良くない。また初期設定を誤まると回転数が
ずれる等、信号のクロックレートを一定になるようにす
るには問題があった。
位置を可変抵抗器で検出しているた５ ・ め、精度が良くない。また初期設定を誤まると回転数が
ずれる等、信号のクロックレートを一定になるようにす
るには問題があった。
本発明の目的は、従来技術における欠点をなくし、再生
ディジタル信号のクロックレートを正しく判別するクロ
ックレート検出装置を提供することにある。
ディジタル信号のクロックレートを正しく判別するクロ
ックレート検出装置を提供することにある。
このため本発明においては、ピックアップより読み出し
た信号のうち、最大または最少のパルス幅をもつ信号を
検出して、この信号のパルス幅に比例した電圧に変換後
、基準電圧との誤差を検出する。ここで信号のパルス幅
はクロックレートにより変化するため、基準電圧との誤
差がクロックレートのずれとして検出されることになる
。
た信号のうち、最大または最少のパルス幅をもつ信号を
検出して、この信号のパルス幅に比例した電圧に変換後
、基準電圧との誤差を検出する。ここで信号のパルス幅
はクロックレートにより変化するため、基準電圧との誤
差がクロックレートのずれとして検出されることになる
。
第２図は本発明によるディジタルＩＣ化を目的とした一
実施例、第３図はその動作のタイムチャートを示す。第
２図において第１図と同一符号は同一機能を有する。１
０はバッファアンプ、１１ハコンパレータ、１２．．１
３は単安定マルチ、１４はＯＲゲート、４０はクロック
発生器、４１．４２はそれぞれクロックカウンタとパル
ス幅表示カウンタ、４３．４４はそれぞれＤ型フリップ
フロップからなる第１次、第２図ラッチ回路、ここでラ
ッチ回路４４はカウンタ４２の最大値の内容を保持する
。４５．４６はバッファ、４７はディジタルコンパレー
タで大きさを比較するもの、４日はＡＮＤゲート、２０
０はディジタル比較器である。４９はパルス幅変調され
たディジタル信号をアナログ信号に変換するＩ）／、４
変換器である。ｐ、 、ｐ、 、 ｐ３はそれぞれデー
タ入力ピン、クロック入力ピン。
実施例、第３図はその動作のタイムチャートを示す。第
２図において第１図と同一符号は同一機能を有する。１
０はバッファアンプ、１１ハコンパレータ、１２．．１
３は単安定マルチ、１４はＯＲゲート、４０はクロック
発生器、４１．４２はそれぞれクロックカウンタとパル
ス幅表示カウンタ、４３．４４はそれぞれＤ型フリップ
フロップからなる第１次、第２図ラッチ回路、ここでラ
ッチ回路４４はカウンタ４２の最大値の内容を保持する
。４５．４６はバッファ、４７はディジタルコンパレー
タで大きさを比較するもの、４日はＡＮＤゲート、２０
０はディジタル比較器である。４９はパルス幅変調され
たディジタル信号をアナログ信号に変換するＩ）／、４
変換器である。ｐ、 、ｐ、 、 ｐ３はそれぞれデー
タ入力ピン、クロック入力ピン。
クロックレート検出出力ピンである。第２図点鎖線で囲
まれた部分の回路はワンチップＩＣ化に適する。
まれた部分の回路はワンチップＩＣ化に適する。
本実施例では、（Ｆｉ号反転点の間隔をディジタル的に
計測し、計測値をＤ／、４変換器で電圧に変換して信号
のクロックレー１・を判別し、基準電源２３との誤差を
モータードラ・ｆプ回路２にもどすことにより、信号の
クロックレートが一定となるようモーター回転数を制御
する。
計測し、計測値をＤ／、４変換器で電圧に変換して信号
のクロックレー１・を判別し、基準電源２３との誤差を
モータードラ・ｆプ回路２にもどすことにより、信号の
クロックレートが一定となるようモーター回転数を制御
する。
以下第６図のタイミングチャートを参照して第２図の動
作を説明する。カウンタ４２はＯＲゲート１４の出力に
より信号変化点ごとにクリアされる。カウンタ４２はク
ロック発生器のクロックを数えているため、クリア直前
には信号変化点間隔に比例した出力を出している。一方
ディジタルコンパレータ４７はＤ型フリップフロップ４
３０入出力の値を比較して、入力の方が大きい場合には
ＡＮＤゲート４８を閉じ、カウンタ４２の内容をＤ型フ
リップフロップ４３に取り込む。このようにしてＤ型フ
リップフロップ４３はもっとも大きなりロック数すなわ
ちＭＦＭ信号の２１のパルス幅に比例したクロック数を
記憶する。カウンタ４１はクロック発生器４０のクロッ
クを一定数数えた後、Ｄ型フリップフロップ４３の内容
をＤ型フリップフロップ４４に移すとともに、Ｄ型フリ
ップフロ、プ４６をクリアする。これによりカウンタ４
１によって決まる周期のなかで、カウンタ４２が数えた
もっとも大きな値がＤ型フリップフロップラッチ４４に
取り込まれる。
作を説明する。カウンタ４２はＯＲゲート１４の出力に
より信号変化点ごとにクリアされる。カウンタ４２はク
ロック発生器のクロックを数えているため、クリア直前
には信号変化点間隔に比例した出力を出している。一方
ディジタルコンパレータ４７はＤ型フリップフロップ４
３０入出力の値を比較して、入力の方が大きい場合には
ＡＮＤゲート４８を閉じ、カウンタ４２の内容をＤ型フ
リップフロップ４３に取り込む。このようにしてＤ型フ
リップフロップ４３はもっとも大きなりロック数すなわ
ちＭＦＭ信号の２１のパルス幅に比例したクロック数を
記憶する。カウンタ４１はクロック発生器４０のクロッ
クを一定数数えた後、Ｄ型フリップフロップ４３の内容
をＤ型フリップフロップ４４に移すとともに、Ｄ型フリ
ップフロ、プ４６をクリアする。これによりカウンタ４
１によって決まる周期のなかで、カウンタ４２が数えた
もっとも大きな値がＤ型フリップフロップラッチ４４に
取り込まれる。
従ってＤ−フリップフロップ４４にはＤ−フリップフロ
ップ４３がクリアされるＩＣ前の内容がラッチされ、Ｄ
−７リツプフロツプ４４の内容は、カウンタ４１のキャ
リ出力の周期の時間内でのＭＦＭ信号のエツジ間隔の最
大値となる。
ップ４３がクリアされるＩＣ前の内容がラッチされ、Ｄ
−７リツプフロツプ４４の内容は、カウンタ４１のキャ
リ出力の周期の時間内でのＭＦＭ信号のエツジ間隔の最
大値となる。
ここで、カウンタ４１のキャリ出力の周期を、その周期
内にＭＦＭ信号のエツジ間隔、即ちパルス幅が２Ｔのパ
ターンを少くとも一個含むようにとれば、つまり例えば
Ｍ ＦＭ （Ｎ分列の中に一定時間間隔で同期信号パタ
ーンを挿入し、この同期信号パターン中に少くとも一個
の２Ｔパターンを含むような信号構成とし、カウンタ４
１のキャリ出力の周期を同期信号の間隔よりも長くとれ
ばＤ−フリップフロップ４４の内容は、常にＡｉＦＭ信
号の中でエツジ間隔が最長の２Ｔパ・ターン内でカウン
タ５によってカウントされるクロック発生回路４０のク
ロックのクロック数になっている。
内にＭＦＭ信号のエツジ間隔、即ちパルス幅が２Ｔのパ
ターンを少くとも一個含むようにとれば、つまり例えば
Ｍ ＦＭ （Ｎ分列の中に一定時間間隔で同期信号パタ
ーンを挿入し、この同期信号パターン中に少くとも一個
の２Ｔパターンを含むような信号構成とし、カウンタ４
１のキャリ出力の周期を同期信号の間隔よりも長くとれ
ばＤ−フリップフロップ４４の内容は、常にＡｉＦＭ信
号の中でエツジ間隔が最長の２Ｔパ・ターン内でカウン
タ５によってカウントされるクロック発生回路４０のク
ロックのクロック数になっている。
従ってモータ１の回転数が遅ければＤ−フリップフロッ
プ４４の内容は大きくなり、速ければ小さくなる。
プ４４の内容は大きくなり、速ければ小さくなる。
Ｄ−７リツプフロツプ４４の内容をあらかじめ定められ
た基準値データとをディジタル比較器２００でディジタ
ル比較する。比較器出力には基準値からの誤差がディジ
タル数値で検出されるから、これをＤ７．変換器４９で
アナログ電圧に変換しモーターにフィードバックするこ
とにより再生信号のクロックレートが一定になるよう再
生速度が制御される。
た基準値データとをディジタル比較器２００でディジタ
ル比較する。比較器出力には基準値からの誤差がディジ
タル数値で検出されるから、これをＤ７．変換器４９で
アナログ電圧に変換しモーターにフィードバックするこ
とにより再生信号のクロックレートが一定になるよう再
生速度が制御される。
本発明により、誤差比較までの回路全体をＩＣ化するこ
とが可能となり、かつディジタルで構成することにより
、ゲイン、オフセット変動に強い制御回路を提供しうろ
ことができる。
とが可能となり、かつディジタルで構成することにより
、ゲイン、オフセット変動に強い制御回路を提供しうろ
ことができる。
第１図は従来の回路図、第２図は本発明による一実施例
回路図、第６図は第２図の動作を示すタイムチャートで
ある。 １ ：モータ ２：ディスク５：ピックアッ
プ １２．１３ ：単安定マルチ４２：カウンタ
４３．４４ ：ラッチ回路４７：デイジタルコンバ
ータ ４９：Ｄ／Ａ変換器 ２００：ディジタル比較器 ７Ｐ１１１１人−（ｈｌｌｌｌ−１，−儲ｒｙ＋ イ
ＩＩ 土憔１ 回 蝮２ 図
回路図、第６図は第２図の動作を示すタイムチャートで
ある。 １ ：モータ ２：ディスク５：ピックアッ
プ １２．１３ ：単安定マルチ４２：カウンタ
４３．４４ ：ラッチ回路４７：デイジタルコンバ
ータ ４９：Ｄ／Ａ変換器 ２００：ディジタル比較器 ７Ｐ１１１１人−（ｈｌｌｌｌ−１，−儲ｒｙ＋ イ
ＩＩ 土憔１ 回 蝮２ 図
Claims (1)
- １、 予め定められた複数モードのパルス幅の信号系列
に変調されたディジタルデータ信号より、予め指定され
たパルス幅を検出するためのパルス幅検出手段と、該パ
ルス幅検出手段により検出されたパルス幅信号を、予め
指定されたパルス幅の基準値と比較し、誤差出力を発生
させて、上記ディジタル信号のクロックレートの誤差分
を判別する比較誤差判別手段をもつクロックレート検出
装置において、梵 前記パルス霜検出手段は、ディジタ
ル信号の立上り点と立下り点を求め、信号の反転点を検
出する反転点検出手段と、該反転点検出手段よりの出力
に応答して入力パルス幅の長さをカウントするカウンタ
手段と、該カウンタ手段の内容を取り込み、入来パルス
幅のうち最も大きいパルス幅に比例したカウントを保持
する第１のラッチ手段と、該第１ラッチ手段の入出力値
を比較して、前記カウンタ手段からの入力値が第１ラッ
チ手段の出力値が大きいとき、前記カウンタ手段の内容
を第１ラッチ手段と堆り込むようにさせる比較手段と、
第１ラッチ手段の内容を受は一定周期内でカウンタ手段
のカウント値のうち最大値を保持する第２ラッチ手段か
らなり、前記誤差信号発生手段は、基準パルス幅に対応
する基準値と比較回路および電圧変換回路から構成され
、該第２ラッチ手段の出力と基準パルス幅に対応する基
準値とを該比較回路で比較し該比較回路の出力を富、圧
）Ａ′″良回路により電圧に変換して、クロックレート
ＲＣ１差イに号を得ることを特徴とするクロックレート
検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162832A JPS5863855A (ja) | 1981-10-14 | 1981-10-14 | クロツクレ−ト検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162832A JPS5863855A (ja) | 1981-10-14 | 1981-10-14 | クロツクレ−ト検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5863855A true JPS5863855A (ja) | 1983-04-15 |
Family
ID=15762085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162832A Pending JPS5863855A (ja) | 1981-10-14 | 1981-10-14 | クロツクレ−ト検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863855A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866588A (ja) * | 1981-10-12 | 1983-04-20 | Sanyo Electric Co Ltd | モ−タ制御回路 |
-
1981
- 1981-10-14 JP JP56162832A patent/JPS5863855A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866588A (ja) * | 1981-10-12 | 1983-04-20 | Sanyo Electric Co Ltd | モ−タ制御回路 |
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